JPH0235529U - - Google Patents

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JPH0235529U
JPH0235529U JP11340788U JP11340788U JPH0235529U JP H0235529 U JPH0235529 U JP H0235529U JP 11340788 U JP11340788 U JP 11340788U JP 11340788 U JP11340788 U JP 11340788U JP H0235529 U JPH0235529 U JP H0235529U
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JP
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transistor
collector
whose
signal
inverting
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JP11340788U
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【図面の簡単な説明】
第１図は本考案の原理図で、ａはブロツク図、
ｂは回路図、第２図は本考案によるメタステーブ
ル検出回路の一実施例回路図、第３図はＮＯＴゲ
ート２０の内部回路図、第４図はＮＯＴゲート２
１の内部回路図、第５図はフリツプフロツプの回
路図、第６図は第５図のフリツプフロツプのタイ
ムチヤート、第７図はメタステーブル状態を解決
する回路図、第８図は第７図回路によるタイムチ
ヤート、第９図は従来のメタステーブル検出回路
の回路図、第１０図はＮＯＴゲートの内部回路図
、第１１図はＮＯＴゲートの入出力特性図、第１
２図は第９図回路によるタイムチヤート、を示し
ている。 １０…第１反転回路、１１…第２反転回路、１
２，２２，２３，２６…フリツプフロツプ、１３
…定電圧素子、２０，２１，２７，２８…ＮＯＴ
ゲート、２４…ＥＸ―ＯＲ回路、２５…ＡＮＤゲ
ート、２９〜３２…電源、ＴＲ１…第１トランジ
スタ、ＴＲ２…第２トランジスタ、ＴＲ３…第３
トランジスタ、ＴＲ４…第４トランジスタ、Ｒ１
〜Ｒ４…抵抗、Ｄ１〜Ｄ３…ダイオード。

Claims (1)

  1. 【実用新案登録請求の範囲】 ベースにバイアス電圧が印加され、エミツタ側
    から信号を入力する第１トランジスタＴＲ１と、
    ベースが前記第１トランジスタＴＲ１のコレクタ
    へ接続され、第１トランジスタＴＲ１のコレクタ
    からの信号によりオン・オフ制御される第２トラ
    ンジスタＴＲ２と、該第２トランジスタＴＲ２に
    よりオン・オフ制御されるトーテムポール出力段
    の第３及び第４トランジスタＴＲ３，ＴＲ４とか
    ら成り、且つお互いの反転論理レベルが異なる第
    １及び第２反転回路１０，１１に、フリツプフロ
    ツプ１２の出力信号を入力し、同一タイミングに
    おいて前記第１及び第２反転回路１０，１１から
    の出力論理レベルが異なつたとき、メタステーブ
    ル状態であると判定するメタステーブル検出回路
    において、 第１反転回路１０における第１トランジスタＴ
    Ｒ１のコレクタ側と第２反転回路１１における第
    １トランジスタＴＲ１のエミツタ側の何れか一方
    又は両方に定電圧素子１３を直列に接続したこと
    を特徴とするメタステーブル検出回路。
JP11340788U 1988-08-31 1988-08-31 Pending JPH0235529U (ja)

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JPH0235529U true JPH0235529U (ja) 1990-03-07

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JP (1) JPH0235529U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014140123A (ja) * 2013-01-21 2014-07-31 Hitachi Ltd メタステーブル防止型同期化回路

Cited By (1)

* Cited by examiner, † Cited by third party
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