JPH0245922A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0245922A JPH0245922A JP19671288A JP19671288A JPH0245922A JP H0245922 A JPH0245922 A JP H0245922A JP 19671288 A JP19671288 A JP 19671288A JP 19671288 A JP19671288 A JP 19671288A JP H0245922 A JPH0245922 A JP H0245922A
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- silicon layer
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多結晶シリ
コン層からなる電極を有する半導体装置の製造方法に関
する。
コン層からなる電極を有する半導体装置の製造方法に関
する。
従来の半導体装置の製造方法は、第２図（ａ）に示すよ
うに、シリコン基板１の上に形成した酸化シリコン膜２
の上にリンを添加した多結晶シリコン層９を堆積する。
うに、シリコン基板１の上に形成した酸化シリコン膜２
の上にリンを添加した多結晶シリコン層９を堆積する。
次に、多結晶シリコン層９の上にホトレジスト膜７を塗
布してパターニングし、所要の電極形成用パターンを形
成する。次に第２図（ｂ）に示すようにホトレジスト膜
７をマスクとして、例えば塩素系ガスを用いた反応性イ
゛オンエツチングにより多結晶シリコン層９をエツチン
グし、多結晶シリコン層９からなる電極を形成する。
布してパターニングし、所要の電極形成用パターンを形
成する。次に第２図（ｂ）に示すようにホトレジスト膜
７をマスクとして、例えば塩素系ガスを用いた反応性イ
゛オンエツチングにより多結晶シリコン層９をエツチン
グし、多結晶シリコン層９からなる電極を形成する。
このとき、多結晶シリコン層９はリンを添加されている
ためエツチングされ易く、前記電極の側面に逆テーパ部
１０と酸化シリコン膜２の界面にくびれ部１１を生ずる
。
ためエツチングされ易く、前記電極の側面に逆テーパ部
１０と酸化シリコン膜２の界面にくびれ部１１を生ずる
。
上述した従来の半導体装置の製造方法は堀江等がプロシ
ーデインダス・オブ・シンポジウム・オン゛ドライ“プ
ロセス（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｓｙｍｐｏｓ
ｉｕｍｏｎ Ｄｒｙ ＰｒｏｃｅｓｓＨ９８１年１０４
２６〜２７日第３９〜４５頁にリアクティブ・イオン・
エツチング・オブ・フオスファ・ドープド・ポリシリコ
ン・ユージング・ＣＦ３ Ｂｒ Ｃ１！２（Ｒｅ−ａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ｏｆ Ｐ ｄｏ
ｐｅｄ ｐｏｌｙ−５ｔ ｕｓｉｎｇＣＦ３Ｂｒ−ＣＩ
□）の題名で報告されているように、リンを添加した多
結晶シリコン層からなる電極の断面形状が過剰エツチン
グにより逆テーバ型となり、また絶縁膜との界面にくび
れ部を生ずるという問題点がある。
ーデインダス・オブ・シンポジウム・オン゛ドライ“プ
ロセス（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｓｙｍｐｏｓ
ｉｕｍｏｎ Ｄｒｙ ＰｒｏｃｅｓｓＨ９８１年１０４
２６〜２７日第３９〜４５頁にリアクティブ・イオン・
エツチング・オブ・フオスファ・ドープド・ポリシリコ
ン・ユージング・ＣＦ３ Ｂｒ Ｃ１！２（Ｒｅ−ａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ｏｆ Ｐ ｄｏ
ｐｅｄ ｐｏｌｙ−５ｔ ｕｓｉｎｇＣＦ３Ｂｒ−ＣＩ
□）の題名で報告されているように、リンを添加した多
結晶シリコン層からなる電極の断面形状が過剰エツチン
グにより逆テーバ型となり、また絶縁膜との界面にくび
れ部を生ずるという問題点がある。
本発明の半導体装置の製造方法は、半導体基板上に設け
た絶縁膜の上にノンドープの多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層の上にパターニングし
た第１のホトレジスト膜を形成し該第１のホトレジスト
膜をマスクとして前記多結晶シリコン層の表面に不純物
イオンを注入して不純物イオン注入領域を設ける工程と
、前記第１のホトレジスト膜を除去し前記不純物イオン
注入領域に整合し且つ不純物イオン注入領域の表面を覆
うパターンを有する第２のホトレジスト膜を選択的に設
ける工程と、前記第２のホトレジスト膜をマスクとして
前記多結晶シリコン層を異方性エツチングして除去し所
要のパターンを有する電極を形成する工程と熱処理によ
り前記電極の不純物拡散及び活性化を行う工程とを含ん
で構成される。
た絶縁膜の上にノンドープの多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層の上にパターニングし
た第１のホトレジスト膜を形成し該第１のホトレジスト
膜をマスクとして前記多結晶シリコン層の表面に不純物
イオンを注入して不純物イオン注入領域を設ける工程と
、前記第１のホトレジスト膜を除去し前記不純物イオン
注入領域に整合し且つ不純物イオン注入領域の表面を覆
うパターンを有する第２のホトレジスト膜を選択的に設
ける工程と、前記第２のホトレジスト膜をマスクとして
前記多結晶シリコン層を異方性エツチングして除去し所
要のパターンを有する電極を形成する工程と熱処理によ
り前記電極の不純物拡散及び活性化を行う工程とを含ん
で構成される。
次に、本発明の実施例について図面を参照し説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の上
に酸化シリコン膜２を設け、酸化シリコン膜２の上に多
結晶シリコン層３を０．６μｍの厚さに堆積する。次に
、多結晶シリコン層３の上に第１のホトレジスト膜４を
塗布してパターニングし電極形成用パターンに対応する
開孔部を設ける。次に、ホトレジスト膜４をマスクにし
てリンイオン５を加速エネルギー約５０ｋｅＶ、ドース
量的ｌＸｌ０１９ｃｍ−２でイオン注入し、多結晶シリ
コン層３の表面より０．１５〜０．２μｍの深さのリン
イオン注入領域６を形成する。ここで、リンイオン注入
領域６の幅は所要の電極形成幅より約０．３μｍ程度小
さく形成することが望ましい。
に酸化シリコン膜２を設け、酸化シリコン膜２の上に多
結晶シリコン層３を０．６μｍの厚さに堆積する。次に
、多結晶シリコン層３の上に第１のホトレジスト膜４を
塗布してパターニングし電極形成用パターンに対応する
開孔部を設ける。次に、ホトレジスト膜４をマスクにし
てリンイオン５を加速エネルギー約５０ｋｅＶ、ドース
量的ｌＸｌ０１９ｃｍ−２でイオン注入し、多結晶シリ
コン層３の表面より０．１５〜０．２μｍの深さのリン
イオン注入領域６を形成する。ここで、リンイオン注入
領域６の幅は所要の電極形成幅より約０．３μｍ程度小
さく形成することが望ましい。
次に、第１図（ｂ）に示すように、ホトレジスト膜４を
除去し、リンイオン注入領域６を含む表面に第２のホト
レジスト膜７を塗布してパターニングし、リンイオン注
入領域６と整合した所要の電極形成用パターンを形成し
、リンイオン注入領域６の表面を被覆する。
除去し、リンイオン注入領域６を含む表面に第２のホト
レジスト膜７を塗布してパターニングし、リンイオン注
入領域６と整合した所要の電極形成用パターンを形成し
、リンイオン注入領域６の表面を被覆する。
次に、第１図（ｅ）に示すように、ホトレジスト膜７を
マスクとしてＣＦ２Ｃｊ７２等の塩素系ガスを用いた反
応性イオンエツチングにより多結晶シリコン層３をエツ
チングして除去し、所要のパターンを有する電極を形成
する。ここで、ノンドープの多結晶シリコン層３はアン
ダーカットを生じ難く、精度の良いパターニングが可能
である。
マスクとしてＣＦ２Ｃｊ７２等の塩素系ガスを用いた反
応性イオンエツチングにより多結晶シリコン層３をエツ
チングして除去し、所要のパターンを有する電極を形成
する。ここで、ノンドープの多結晶シリコン層３はアン
ダーカットを生じ難く、精度の良いパターニングが可能
である。
次に、第１図（ｄ）に示すように、５００〜９５０℃の
温度で１０分間のアニールを行い前記電極内に活性化領
域８を形成する。
温度で１０分間のアニールを行い前記電極内に活性化領
域８を形成する。
以上説明したように本発明は、ノンドープの多結晶シリ
コン層の一部に選択的に不純物イオンを注入した不純物
イオン注入領域を設け、前記不純物イオン注入領域と整
合し、且つ不順物イオン注入領域の表面を覆う電極形成
用パターンを有するホトレジスト膜をマスクとして多結
晶シリコン層のノンドープ部を異方性エツチングするこ
とにより、形成された電極の側面の過剰エツチングを防
止して加工精度を向上させるという効果を有する。
コン層の一部に選択的に不純物イオンを注入した不純物
イオン注入領域を設け、前記不純物イオン注入領域と整
合し、且つ不順物イオン注入領域の表面を覆う電極形成
用パターンを有するホトレジスト膜をマスクとして多結
晶シリコン層のノンドープ部を異方性エツチングするこ
とにより、形成された電極の側面の過剰エツチングを防
止して加工精度を向上させるという効果を有する。
なお、電極はホトレジスト膜を除去した後にアニールし
て不純物拡散及び活性化を行い所要の導電率を得ること
ができる。
て不純物拡散及び活性化を行い所要の導電率を得ること
ができる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・多結晶シリコン層、４・・・ホトレジスト膜、５・
・・リンイオン、６・・・リンイオン注入領域、７・・
・ホトレジスト膜、８・・・活性化領域、９・・・多結
晶シリコン層、１０・・・逆テーパ部、１１・・・くび
れ部。
めの工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・多結晶シリコン層、４・・・ホトレジスト膜、５・
・・リンイオン、６・・・リンイオン注入領域、７・・
・ホトレジスト膜、８・・・活性化領域、９・・・多結
晶シリコン層、１０・・・逆テーパ部、１１・・・くび
れ部。
Claims (1)
- 半導体基板上に設けた絶縁膜の上にノンドープの多結晶
シリコン層を形成する工程と、前記多結晶シリコン層の
上にパターニングした第１のホトレジスト膜を形成し該
第１のホトレジスト膜をマスクとして前記多結晶シリコ
ン層の表面に不純物イイオンを注入して不純物イオン注
入領域を設ける工程と、前記第１のホトレジスト膜を除
去し、前記不純物イオン注入領域に整合し且つ不純物イ
オン注入領域の表面を覆うパターンを有する第２のホト
レジスト膜を選択的に設ける工程と、前記第２のホトレ
ジスト膜をマスクとして前記多結晶シリコン層を異方性
エッチングして除去し所要のパターンを有する電極を形
成する工程と、熱処理により前記電極の不純物拡散及び
活性化を行う工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19671288A JP2727576B2 (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19671288A JP2727576B2 (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0245922A true JPH0245922A (ja) | 1990-02-15 |
| JP2727576B2 JP2727576B2 (ja) | 1998-03-11 |
Family
ID=16362335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19671288A Expired - Lifetime JP2727576B2 (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727576B2 (ja) |
-
1988
- 1988-08-05 JP JP19671288A patent/JP2727576B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2727576B2 (ja) | 1998-03-11 |
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