JPH0250233A - 計算機異常処理方式 - Google Patents
計算機異常処理方式Info
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- JPH0250233A JPH0250233A JP63275576A JP27557688A JPH0250233A JP H0250233 A JPH0250233 A JP H0250233A JP 63275576 A JP63275576 A JP 63275576A JP 27557688 A JP27557688 A JP 27557688A JP H0250233 A JPH0250233 A JP H0250233A
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- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、計算機に異常が発生した場合に好適な計算
機異常処理方式に関する。
機異常処理方式に関する。
（従来の技術）
従来、第７図に示すような計算機システムでは、ＣＰＵ
（二［算機）ｌｌの異常発生時におけるＣＰＵＩＩの初
期化は、次のように行われるのが一般的であった。
（二［算機）ｌｌの異常発生時におけるＣＰＵＩＩの初
期化は、次のように行われるのが一般的であった。
まず、ＣＰＵＩＩの状態としては、ＣＰＵＩＩが通常に
運転するオンライン状態（ＣＰＵ運転状態、ＣＰＵ稼働
状態）、異常発生時にＣＰＵＩＩ内の主メモリ（図示せ
ず）の内容を外部記憶１２に保存する（いわゆるシスエ
ンドダンプ処理を行う）シスエンドダンプ状態（ＣＰＵ
ＩＩは処理状態にはあるが、ユーザが利用できる運転状
態にない状態）、およびＣＰＵＩＩが運転（稼働）を停
止したオフライン状態がある。オンライン状態にあるＣ
ＰＵＩＩにおいて異常が発生すると、ＣＰＵＩＩから出
力される（ＣＰＵＩＩが通常の運転状態にあるか否かを
示す）オンライン信号０ＮＬＩＮＥが第８図のタイミン
グチャートに示すように真（“１°）から偽（“０”）
に遷移する。この信号０ＮＬＩ・ＮＥは制御盤１３に導
かれており、信号０ＮＬＩＮＥが偽に遷移すると、制御
盤、１３は必要に応じて第８図に示すように外部イニシ
ャライズ信号ＥＸＴＩＮＺを真とし、ＣＰＵＩＩにイニ
シャライズ要求を出す。制御盤１３からの信号ＥＸＴＩ
ＮＺは遅延回路１４によって一定時間遅延され、イニシ
ャライズ信号ＩＮＺとしてＣＰＵＩＩに伝えられる。
運転するオンライン状態（ＣＰＵ運転状態、ＣＰＵ稼働
状態）、異常発生時にＣＰＵＩＩ内の主メモリ（図示せ
ず）の内容を外部記憶１２に保存する（いわゆるシスエ
ンドダンプ処理を行う）シスエンドダンプ状態（ＣＰＵ
ＩＩは処理状態にはあるが、ユーザが利用できる運転状
態にない状態）、およびＣＰＵＩＩが運転（稼働）を停
止したオフライン状態がある。オンライン状態にあるＣ
ＰＵＩＩにおいて異常が発生すると、ＣＰＵＩＩから出
力される（ＣＰＵＩＩが通常の運転状態にあるか否かを
示す）オンライン信号０ＮＬＩＮＥが第８図のタイミン
グチャートに示すように真（“１°）から偽（“０”）
に遷移する。この信号０ＮＬＩ・ＮＥは制御盤１３に導
かれており、信号０ＮＬＩＮＥが偽に遷移すると、制御
盤、１３は必要に応じて第８図に示すように外部イニシ
ャライズ信号ＥＸＴＩＮＺを真とし、ＣＰＵＩＩにイニ
シャライズ要求を出す。制御盤１３からの信号ＥＸＴＩ
ＮＺは遅延回路１４によって一定時間遅延され、イニシ
ャライズ信号ＩＮＺとしてＣＰＵＩＩに伝えられる。
ＣＰＵ１１は、このイニシャライズ信号ＩＮＺを受ける
と初期化を開始する。
と初期化を開始する。
さてＣＰＵＩＩは、オンライン信号０ＮＬＩＮＥが偽と
なった時点から第８図に示すようにシスエンドダンプ状
態となり、ダンプ（外部記憶１２への主メモリ内容の保
存動作）が終了すると、オフライン状態となる。
なった時点から第８図に示すようにシスエンドダンプ状
態となり、ダンプ（外部記憶１２への主メモリ内容の保
存動作）が終了すると、オフライン状態となる。
したがって、ＣＰＵＩＩがシスエンドダンプ状態にある
期間に、同ＣＰＵＩＩに上記イニシャライズ信号ＩＮＺ
が伝えられると、主メモリ内容を保存するシスエンドダ
ンプ（ＳＹＳＥＮＤ処理）が終了しないうちに初期化が
行われるという不都合が発生する。そこで従来は、制御
盤１３からのイニシャライズ要求を示すイニシャライズ
信号ＥＸＴＩＮＺが、（イニシャライズ信号ＩＮＺとし
て）シスエンドダンプ終了前にＣＰＵＩＩに伝達される
のを防止するために、この信号を上記したように遅延回
路１４によって遅延させている。
期間に、同ＣＰＵＩＩに上記イニシャライズ信号ＩＮＺ
が伝えられると、主メモリ内容を保存するシスエンドダ
ンプ（ＳＹＳＥＮＤ処理）が終了しないうちに初期化が
行われるという不都合が発生する。そこで従来は、制御
盤１３からのイニシャライズ要求を示すイニシャライズ
信号ＥＸＴＩＮＺが、（イニシャライズ信号ＩＮＺとし
て）シスエンドダンプ終了前にＣＰＵＩＩに伝達される
のを防止するために、この信号を上記したように遅延回
路１４によって遅延させている。
さて、ＣＰＵのシスエンドダンプに要する時間は主メモ
リの容量および外部記憶の速度等により決定される。し
かし、主メモリの容量および外部記憶の速度等はシステ
ムによって異なり、したがってシスエンドダンプに要す
る時間もシステムによって異なる。このため、制御盤、
からのイニシャライズ信号を上記のように遅延させても
、システムによってはシスエンドダンプの途中でＣＰＵ
がイニシャライズされ、保存すべて主メモリ内容が破壊
されてしまうという問題が生じる。また、この問題を解
決するために遅延時間を十分に長く設定することも考え
られるが、この方式ではシステムの再立上げが遅くなる
という新たな問題が生じる。
リの容量および外部記憶の速度等により決定される。し
かし、主メモリの容量および外部記憶の速度等はシステ
ムによって異なり、したがってシスエンドダンプに要す
る時間もシステムによって異なる。このため、制御盤、
からのイニシャライズ信号を上記のように遅延させても
、システムによってはシスエンドダンプの途中でＣＰＵ
がイニシャライズされ、保存すべて主メモリ内容が破壊
されてしまうという問題が生じる。また、この問題を解
決するために遅延時間を十分に長く設定することも考え
られるが、この方式ではシステムの再立上げが遅くなる
という新たな問題が生じる。
（発明が解決しようとする課題）
上記したように、計算機（ＣＰＵ）異常が発生した場合
に外部から与えられるイニシャライズ要求を遅延回路で
一定時間遅延させて計算機に伝える従来方式では、主メ
モリ内容を保存するシスエンドダンプに長時間を要する
システムの場合には、シスエンドダンプ途中で計算機の
イニシャライズが行われてしまうという問題があり、遅
延時間を十分に長く設定すると、シスエンドダンプ終了
後のイニシャライズは保証されるものの、システムの再
立上げが遅くなるという問題があった。
に外部から与えられるイニシャライズ要求を遅延回路で
一定時間遅延させて計算機に伝える従来方式では、主メ
モリ内容を保存するシスエンドダンプに長時間を要する
システムの場合には、シスエンドダンプ途中で計算機の
イニシャライズが行われてしまうという問題があり、遅
延時間を十分に長く設定すると、シスエンドダンプ終了
後のイニシャライズは保証されるものの、システムの再
立上げが遅くなるという問題があった。
したがってこの発明は、計算機（ＣＰＵ）の異常発生時
に行われる計算機内部のシスエンドダンプの処理状態に
応じてダンプ終了を外部に通知することにより、シスエ
ンドダンプ処理時間がそれぞれ異なる各システムに最適
なタイミングで外部から計算機にイニシャライズ要求を
伝達することができるようにすることを解決すべき課題
とする。
に行われる計算機内部のシスエンドダンプの処理状態に
応じてダンプ終了を外部に通知することにより、シスエ
ンドダンプ処理時間がそれぞれ異なる各システムに最適
なタイミングで外部から計算機にイニシャライズ要求を
伝達することができるようにすることを解決すべき課題
とする。
〔発明の構成］
（課題を解決するための手段）
この発明は、シスエンドダンプ処理の終了時にその旨を
示すダンプ終了信号を発生するダンプ終了処理手段と、
このダンプ終了処理手段からのダンプ終了信号が真とな
った場合に状態遷移する状態保持手段とを設け、この状
態保持手段の出力信号をシスエンドダンプ処理の終了を
外部に通知するために計算機外に出力するようにしたこ
とを特徴とする。またこの発明は、シスエンドダンプ処
理中のエラーを検出して同ダンプ処理の実質終了を示す
ダンプ実質終了信号を発生するエラー検小手段と、この
エラー検出手段からのダンプ実質終了信号が真となった
場合にも、上記ダンプ終了信号が真となった場合と同様
に状態保持手段を状態遷移させるゲート手段とを更に設
けたことを特徴とする。
示すダンプ終了信号を発生するダンプ終了処理手段と、
このダンプ終了処理手段からのダンプ終了信号が真とな
った場合に状態遷移する状態保持手段とを設け、この状
態保持手段の出力信号をシスエンドダンプ処理の終了を
外部に通知するために計算機外に出力するようにしたこ
とを特徴とする。またこの発明は、シスエンドダンプ処
理中のエラーを検出して同ダンプ処理の実質終了を示す
ダンプ実質終了信号を発生するエラー検小手段と、この
エラー検出手段からのダンプ実質終了信号が真となった
場合にも、上記ダンプ終了信号が真となった場合と同様
に状態保持手段を状態遷移させるゲート手段とを更に設
けたことを特徴とする。
（作用）
上記の構成によれば、計算機において異常が発生し、そ
れに続くシスエンドダンプ処理が正常終了した場合（エ
ラー検出手段およびゲート手段を設けているならば、シ
スエンドダンプ中に異常が発生してシスエンドダンプを
終了扱いとする場合も含む）には、状態保持手段が状態
遷移し、その旨（シスエンドダンプ終了）が外部通知さ
れる。
れに続くシスエンドダンプ処理が正常終了した場合（エ
ラー検出手段およびゲート手段を設けているならば、シ
スエンドダンプ中に異常が発生してシスエンドダンプを
終了扱いとする場合も含む）には、状態保持手段が状態
遷移し、その旨（シスエンドダンプ終了）が外部通知さ
れる。
したがって、このシスエンドダンプ終了通知に応じて外
部から計算機に直ちにイニシャライズ要求が出され、同
要求が従来のように遅延されずに直接計算機に伝えられ
てイニシャライズされても、このときには計算機におけ
るシスエンドダンプが終了してメモリ内容は保存されて
いるので、同等問題は発生せず、高速なシステム再立上
げが可能となる。
部から計算機に直ちにイニシャライズ要求が出され、同
要求が従来のように遅延されずに直接計算機に伝えられ
てイニシャライズされても、このときには計算機におけ
るシスエンドダンプが終了してメモリ内容は保存されて
いるので、同等問題は発生せず、高速なシステム再立上
げが可能となる。
（実施例）
以下、この発明の一実施例を図面を参照して説明する。
第１図はマイクロプログラム制御方式の計算機（ＣＰＵ
）の本発明に直接関係する部分を抜出して示すブロック
構成図である。同図において、２１は各種マイクロプロ
グラムが格納される制御記憶、２２はシスエンドダンプ
処理終了時に（図示せぬ主メモリから取出されて）実行
される機械語命令（ユーザ命令）であるシスエンドダン
プ終了処理命令（以下、ＤＥＮＤ命令と称する）、２３
はＤＥＮＤ命令２２の実行により制御記憶２１から取出
され、シスエンドダンプ終了を示す信号ＭＥＮＤ（ダン
プ終了信号、“１”でＡ）の発生に供されるマイクロ命
令（以下、ＭＥＮＤマイクロ命令と称する）である。
）の本発明に直接関係する部分を抜出して示すブロック
構成図である。同図において、２１は各種マイクロプロ
グラムが格納される制御記憶、２２はシスエンドダンプ
処理終了時に（図示せぬ主メモリから取出されて）実行
される機械語命令（ユーザ命令）であるシスエンドダン
プ終了処理命令（以下、ＤＥＮＤ命令と称する）、２３
はＤＥＮＤ命令２２の実行により制御記憶２１から取出
され、シスエンドダンプ終了を示す信号ＭＥＮＤ（ダン
プ終了信号、“１”でＡ）の発生に供されるマイクロ命
令（以下、ＭＥＮＤマイクロ命令と称する）である。
２４はプログラムストール、ハードウェアエラー（デッ
ドロック状態）などの各種エラーを検出してエラー信号
Ｅ（°１°で真）を出力するエラー検出回路、２５はＣ
ＰＵがオンライン状態にあるか否かを示すオンライン信
号ＯＮＬ Ｉ ＮＥが“０”（偽）のときエラー検出回
路２４からのエラー信号Ｅの出力を許可するアンドゲー
ト（ＡＮＤ）である。アンドゲート２５の出力は、シス
エンドダンプが実質的に終了したことを示す信号ＥＥＮ
Ｄ（ダンプ実質終了信号、“１“で真）として用いられ
る。２６は信号ＭＥＮＤおよび信号ＥＥＮＤをＯＲ（オ
ア）するためのオアゲート（ＯＲ）、２７はオアゲート
２６の出力信号に応じてセットされ、シスエンドダンプ
の終了を示す信号ＤＥＮＤ（“１”でＡ）を出力するた
めのフリップフロップ（Ｆ／Ｆ）である。
ドロック状態）などの各種エラーを検出してエラー信号
Ｅ（°１°で真）を出力するエラー検出回路、２５はＣ
ＰＵがオンライン状態にあるか否かを示すオンライン信
号ＯＮＬ Ｉ ＮＥが“０”（偽）のときエラー検出回
路２４からのエラー信号Ｅの出力を許可するアンドゲー
ト（ＡＮＤ）である。アンドゲート２５の出力は、シス
エンドダンプが実質的に終了したことを示す信号ＥＥＮ
Ｄ（ダンプ実質終了信号、“１“で真）として用いられ
る。２６は信号ＭＥＮＤおよび信号ＥＥＮＤをＯＲ（オ
ア）するためのオアゲート（ＯＲ）、２７はオアゲート
２６の出力信号に応じてセットされ、シスエンドダンプ
の終了を示す信号ＤＥＮＤ（“１”でＡ）を出力するた
めのフリップフロップ（Ｆ／Ｆ）である。
次に、第１図の構成の動作を、ＣＰＵ異常発生に伴うシ
スエンドダンプが正常終了した場合について第２図のタ
イミングチャートを参照して説明する。
スエンドダンプが正常終了した場合について第２図のタ
イミングチャートを参照して説明する。
第１図のＣＰＵに異常が発生すると、オンライン信号０
ＮＬＩＮＥは第２図に示すように“１”（真）から“０
° （偽）に遷移する。このとき、ＣＰＵはオンライン
状態からシスエンドダンプ状態に遷移し、ＣＰＵ内の図
示せぬ主メモリの内容を外部記憶に保存するためのシス
エンドダンプ処理が開始される。このシスエンドダンプ
処理の終了時には主メモリからＤＥＮＤ命令２２が取出
され実行される。ＤＥＮＤ命令２２の実行により制御記
憶２１からはＭＥＮＤマイクロ命令２３が取出され、こ
のＭＥＮＤマイクロ命令２３により（図示せぬマイクロ
命令デコーダまたはＭＥＮＤマイクロ命令２３の特定ビ
ットから）第２図に示すように論理“１”の信号ＭＥＮ
Ｄが発生される。この結果、オアゲート２Ｂの出力信号
が“１”に遷移し、これによりフリップフロップ２７が
セットする。フリップフロップ２７がセットすると、そ
のＱ出力から第２図に示すように論理“１”の信号ＤＥ
ＮＤが出力され、シスエンドダンプ処理（ＣＰＵの主メ
モリの内容の保存処理）の終了が外部（例えば制御盤）
に通知される。
ＮＬＩＮＥは第２図に示すように“１”（真）から“０
° （偽）に遷移する。このとき、ＣＰＵはオンライン
状態からシスエンドダンプ状態に遷移し、ＣＰＵ内の図
示せぬ主メモリの内容を外部記憶に保存するためのシス
エンドダンプ処理が開始される。このシスエンドダンプ
処理の終了時には主メモリからＤＥＮＤ命令２２が取出
され実行される。ＤＥＮＤ命令２２の実行により制御記
憶２１からはＭＥＮＤマイクロ命令２３が取出され、こ
のＭＥＮＤマイクロ命令２３により（図示せぬマイクロ
命令デコーダまたはＭＥＮＤマイクロ命令２３の特定ビ
ットから）第２図に示すように論理“１”の信号ＭＥＮ
Ｄが発生される。この結果、オアゲート２Ｂの出力信号
が“１”に遷移し、これによりフリップフロップ２７が
セットする。フリップフロップ２７がセットすると、そ
のＱ出力から第２図に示すように論理“１”の信号ＤＥ
ＮＤが出力され、シスエンドダンプ処理（ＣＰＵの主メ
モリの内容の保存処理）の終了が外部（例えば制御盤）
に通知される。
次に、ＣＰＵ異常発生に伴うシスエンドダンプ中にエラ
ーが発生した場合について第３図のタイミングチャート
を参照して説明する。
ーが発生した場合について第３図のタイミングチャート
を参照して説明する。
第１図のＣＰＵに異常が発生してシスエンドダンプ処理
が行われている期間にプログラムストール、ハードウェ
アエラー（デッドロック状態）などのエラーが発生し、
その旨がエラー検出回路２４によって検出されたものと
する。この場合、エラー検出回路２４から論理゛１°の
エラー信号Ｅが出力される。エラー検出回路２４からの
エラー信号Ｅはアンドゲート２５に導かれる。アンドゲ
ート２５は、この実施例のようにＣＰＵがシスエンドダ
ンプ状態にあり、したがってオンライン信号ＯＮＬ Ｉ
ＮＥが００″の場合、エラー検出回路２４からのエラー
信号Ｅをそのまま（シスエンドダンプ中にエラーが発生
したためシスエンドダンプを終′了扱いとすることを示
す）信号ＥＥＮＤとしてオーゲート２８に出力する。こ
の結果、オアゲート２６の出力信号がｍ１２に遷移し、
これによりフリップフロップ２７がセットする。フリッ
プフロップ２７がセットすると、そのＱ出力から第３図
に示すように論理ｍ１ｍの信号ＤＥＮＤが出力され、シ
スエンドダンプ処理の終了が外部に通知される。
が行われている期間にプログラムストール、ハードウェ
アエラー（デッドロック状態）などのエラーが発生し、
その旨がエラー検出回路２４によって検出されたものと
する。この場合、エラー検出回路２４から論理゛１°の
エラー信号Ｅが出力される。エラー検出回路２４からの
エラー信号Ｅはアンドゲート２５に導かれる。アンドゲ
ート２５は、この実施例のようにＣＰＵがシスエンドダ
ンプ状態にあり、したがってオンライン信号ＯＮＬ Ｉ
ＮＥが００″の場合、エラー検出回路２４からのエラー
信号Ｅをそのまま（シスエンドダンプ中にエラーが発生
したためシスエンドダンプを終′了扱いとすることを示
す）信号ＥＥＮＤとしてオーゲート２８に出力する。こ
の結果、オアゲート２６の出力信号がｍ１２に遷移し、
これによりフリップフロップ２７がセットする。フリッ
プフロップ２７がセットすると、そのＱ出力から第３図
に示すように論理ｍ１ｍの信号ＤＥＮＤが出力され、シ
スエンドダンプ処理の終了が外部に通知される。
ＣＰＵのフリップフロップ２７から論理“１°の信号Ｄ
ＥＮＤを受けた外部の例えば制御盤（第４図の制御盤１
３に相当）は、必要があれば直ちにイニシャライズ要求
をＣＰＵに出力する。このイニシャライズ要求出力時点
では、ＣＰＵの異常発生に伴う一シスエンドダンプ処理
は（シスエンドダンプ中のエラー発生時を含めて）実質
的に終了しているため、上記イニシャライズ要求が（従
来のように遅延回路によって遅延されてＣＰＵに伝達さ
れずに）直接にＣＰＵに伝達されてイニシャライズ処理
が行われても、同等不都合はない。
ＥＮＤを受けた外部の例えば制御盤（第４図の制御盤１
３に相当）は、必要があれば直ちにイニシャライズ要求
をＣＰＵに出力する。このイニシャライズ要求出力時点
では、ＣＰＵの異常発生に伴う一シスエンドダンプ処理
は（シスエンドダンプ中のエラー発生時を含めて）実質
的に終了しているため、上記イニシャライズ要求が（従
来のように遅延回路によって遅延されてＣＰＵに伝達さ
れずに）直接にＣＰＵに伝達されてイニシャライズ処理
が行われても、同等不都合はない。
なお、前記実施例では、シスエンドダンプ処理の終了に
よりセットするフリップフロップ２７のＱ出力信号、即
ちＣＰＵがシスエンドダンプ終了状態にあるか否かを示
す信号ＤＥＮＤを用いて、シスエンドダンプ処理の終了
を外部（の制御盤等）に通知する場合について説明した
が、これに限るものではない。例えば、ＣＰＵが処理状
態にあるか否か（即ち通常の運転状態或は正常なシスエ
ンドダンプ処理状態にあるか、そのいずれの状態でもな
いか）を示す信号（この信号をＡＬＩＶＥと呼ぶ）によ
ってシスエンドダンプ処理の終了を外部通知することも
可能である。この通知方式について、第４図のブロック
構成図および第５図並びに第６図のタイミングチャート
を参照して以下に説明する。なお、第４図の構成におい
て、第１図と同一部分には同一符号を付しである。
よりセットするフリップフロップ２７のＱ出力信号、即
ちＣＰＵがシスエンドダンプ終了状態にあるか否かを示
す信号ＤＥＮＤを用いて、シスエンドダンプ処理の終了
を外部（の制御盤等）に通知する場合について説明した
が、これに限るものではない。例えば、ＣＰＵが処理状
態にあるか否か（即ち通常の運転状態或は正常なシスエ
ンドダンプ処理状態にあるか、そのいずれの状態でもな
いか）を示す信号（この信号をＡＬＩＶＥと呼ぶ）によ
ってシスエンドダンプ処理の終了を外部通知することも
可能である。この通知方式について、第４図のブロック
構成図および第５図並びに第６図のタイミングチャート
を参照して以下に説明する。なお、第４図の構成におい
て、第１図と同一部分には同一符号を付しである。
第４図の構成において、３１はＣＰＵの運転開始時に実
行される機械語命令である運転開始処理命令（以下、Ａ
Ｌ Ｉ ＶＥ命令と称する）である。このＡＬ Ｉ Ｖ
Ｅ命令３１が実行されると、制御記憶２１からＡＬ Ｉ
ＶＥ命令３１ニ対応するＭＡＬ Ｉ ＶＥ？イクロ命
令３２が取出され、同マイクロ命令３２をもとに第５図
並びに第６図に示すように論理“１１の信号ＭＡＬＩＶ
Ｅが発生される。この信号ＭＡＬＩＶＥはフリップフロ
ップ３３のＳ入力に供給され、これによりフリップフロ
ップ３３はセットする。フリップフロップ３３がセット
すると、そのＱ出力から論理“１”のＣＰＵ処理中信号
ＡＬＩＶＥが第５図並びに第６図に示すように出力され
、ＣＰＵが処理状態にあること（オンライン信号ＯＮＬ
Ｉ ＮＥが“１＠の運転状態だけでなく、シスエンド
ダンプの正常処理状態も含む）が外部に通知される。
行される機械語命令である運転開始処理命令（以下、Ａ
Ｌ Ｉ ＶＥ命令と称する）である。このＡＬ Ｉ Ｖ
Ｅ命令３１が実行されると、制御記憶２１からＡＬ Ｉ
ＶＥ命令３１ニ対応するＭＡＬ Ｉ ＶＥ？イクロ命
令３２が取出され、同マイクロ命令３２をもとに第５図
並びに第６図に示すように論理“１１の信号ＭＡＬＩＶ
Ｅが発生される。この信号ＭＡＬＩＶＥはフリップフロ
ップ３３のＳ入力に供給され、これによりフリップフロ
ップ３３はセットする。フリップフロップ３３がセット
すると、そのＱ出力から論理“１”のＣＰＵ処理中信号
ＡＬＩＶＥが第５図並びに第６図に示すように出力され
、ＣＰＵが処理状態にあること（オンライン信号ＯＮＬ
Ｉ ＮＥが“１＠の運転状態だけでなく、シスエンド
ダンプの正常処理状態も含む）が外部に通知される。
さて、ＣＰＵの運転（稼働）が開始され、やがてその運
転中にＣＰＵに異常が発生すると、前記実施例で述べた
ように信号０ＮＬＩＮＥが“０”となってシスエンドダ
ンプ処理が開始される。
転中にＣＰＵに異常が発生すると、前記実施例で述べた
ように信号０ＮＬＩＮＥが“０”となってシスエンドダ
ンプ処理が開始される。
そして、このシスエンドダンプ処理が終了すると、第１
図の構成と同様にＤＥＮＤ命令２２が実行される。これ
によりＤＥＮＤ命令２２に対応するＭＥＮＤマイクロ命
令２３が制御記憶２１から取出され、このＭＥＮＤマイ
クロ命令２３をもとに第５図に示すように論理°１°の
信号ＭＥＮＤが発生される。信号ＭＥＮＤは前記実施例
でも述べたようにオアゲート２Ｂに供給され、この結果
オアゲート２Ｂの出力信号は論理−°１”に遷移する。
図の構成と同様にＤＥＮＤ命令２２が実行される。これ
によりＤＥＮＤ命令２２に対応するＭＥＮＤマイクロ命
令２３が制御記憶２１から取出され、このＭＥＮＤマイ
クロ命令２３をもとに第５図に示すように論理°１°の
信号ＭＥＮＤが発生される。信号ＭＥＮＤは前記実施例
でも述べたようにオアゲート２Ｂに供給され、この結果
オアゲート２Ｂの出力信号は論理−°１”に遷移する。
オアゲート２Ｂの出力信号は第４図に示すように（第１
図の構成と異なって）フリップフロップ３３のＲ入力に
供給され、これによりシスエンドダンプ処理終了時には
フリップフロップ３３はリセットする。フリップフロッ
プ３３がリセットすると、そのＱ出力信号である信号Ａ
Ｌ Ｉ ＶＥは第５図に示すように論理“１”から論理
＃０”に遷移し、ＣＰＵが処理状態（ＡＬＩＶＥ状態）
から停止状態（ＤＥＡＤ状態）に遷移したこと、即ちシ
スエンドダンプ処理が終了したことが外部に通知される
。以降の動作は前記実施例と同様である。
図の構成と異なって）フリップフロップ３３のＲ入力に
供給され、これによりシスエンドダンプ処理終了時には
フリップフロップ３３はリセットする。フリップフロッ
プ３３がリセットすると、そのＱ出力信号である信号Ａ
Ｌ Ｉ ＶＥは第５図に示すように論理“１”から論理
＃０”に遷移し、ＣＰＵが処理状態（ＡＬＩＶＥ状態）
から停止状態（ＤＥＡＤ状態）に遷移したこと、即ちシ
スエンドダンプ処理が終了したことが外部に通知される
。以降の動作は前記実施例と同様である。
一方、シスエンドダンプ処理が行われている期間に、エ
ラー検出回路２４によってエラーが検出され、同回路２
４から論理“１“のエラー信号Ｅが出力されると、前記
実施例でも述べたようにアンドゲート２５からシスエン
ド処理の実質終了を示す論理“１″の信号ＥＥＮＤが第
６図に示すように出力される。信号ＥＥＮＤは前記実施
例でも述べたようにオアゲート２Ｂに供給され、この結
果オアゲート２６の出力信号は論理“１”に遷移する。
ラー検出回路２４によってエラーが検出され、同回路２
４から論理“１“のエラー信号Ｅが出力されると、前記
実施例でも述べたようにアンドゲート２５からシスエン
ド処理の実質終了を示す論理“１″の信号ＥＥＮＤが第
６図に示すように出力される。信号ＥＥＮＤは前記実施
例でも述べたようにオアゲート２Ｂに供給され、この結
果オアゲート２６の出力信号は論理“１”に遷移する。
オアゲート２６の出力信号が論理“１”に遷移すると、
上記したシスエンドダンプ処理の正常終了時と同様にフ
リップフロップ３３がリセットし、そのＱ出力信号であ
る信号ＡＬ Ｉ ＶＥが第６図に示すように論理“１”
から論理“０″に遷移する。
上記したシスエンドダンプ処理の正常終了時と同様にフ
リップフロップ３３がリセットし、そのＱ出力信号であ
る信号ＡＬ Ｉ ＶＥが第６図に示すように論理“１”
から論理“０″に遷移する。
［発明の効果］
以上詳述したようにこの発明によれば、計算機において
異常が発生し、それに続くシスエンドダンプ処理が終了
した場合（或はシスエンドダンプ中に異常が発生してシ
スエンドダンプを終了扱いとする場合）には、その旨が
従来のオンライン信号に代えて外部に通知される。この
ため、シスエンドダンプ処理の終了通知に応じて外部か
ら計算機に直ちにイニシャライズ要求が出され、計算機
毎に異なるシスエンドダンプに要する時間を同等考慮せ
ずに直接計算機に伝えられてイニシャライズされても、
このときには計算機におけるシスエンドダンプが終了し
てメモリ内容は保存されてｊ３％、ｒ” いるので、同等問題は発生せず、高速なシステム再立上
げが可能となる。
異常が発生し、それに続くシスエンドダンプ処理が終了
した場合（或はシスエンドダンプ中に異常が発生してシ
スエンドダンプを終了扱いとする場合）には、その旨が
従来のオンライン信号に代えて外部に通知される。この
ため、シスエンドダンプ処理の終了通知に応じて外部か
ら計算機に直ちにイニシャライズ要求が出され、計算機
毎に異なるシスエンドダンプに要する時間を同等考慮せ
ずに直接計算機に伝えられてイニシャライズされても、
このときには計算機におけるシスエンドダンプが終了し
てメモリ内容は保存されてｊ３％、ｒ” いるので、同等問題は発生せず、高速なシステム再立上
げが可能となる。
第１図はこの発明の一実施例を示すブロック構成図、第
２図および第３図は第１図の構成における計算機異常時
の動作を説明するためのタイミングチャートであり、第
２図はシスエンドダンプが正常終了した場合のタイミン
グチャート、第３図はシスエンドダンプ中にエラーが発
生した場合のタイミングチャート、第４図はこの発明の
他の実施例を示すブロック構成図、第５図および第６図
は第４図の構成における計算機異常時の動作を説明する
ためのタイミングチャートであり、第５図はシスエンド
ダンプが正常終了した場合のタイミングチャート、第６
図はシスエンドダンプ中にエラーが発生した場合のタイ
ミングチャート、第７図は従来例を示すブロック構成図
、第８図は計算機異常発生時の従来の動作を説明するた
めのタイミングチャートである。 ２１・・・制御記憶、２２・・・シスエンドダンプ終了
処理命令（ＤＥＮＤ命令）、ｚ４・・・エラー検出回路
、ｚ５・・アンドゲート（ＡＮＤ） ２Ｇ・・・オア
ゲート（ＯＲ） 、２７．３３・・・フリップフロップ
（Ｆ／Ｆ）、３１・・・運転開始処理命令（ＡＬＪＶＥ
命令）。 第 １ 図 第 図 第 図 第 図 第４ 図 第 図 ｃｐｕ費学発生 ↑ イニ５ｖライヌ゛閉女６ 第８１！ｆ
２図および第３図は第１図の構成における計算機異常時
の動作を説明するためのタイミングチャートであり、第
２図はシスエンドダンプが正常終了した場合のタイミン
グチャート、第３図はシスエンドダンプ中にエラーが発
生した場合のタイミングチャート、第４図はこの発明の
他の実施例を示すブロック構成図、第５図および第６図
は第４図の構成における計算機異常時の動作を説明する
ためのタイミングチャートであり、第５図はシスエンド
ダンプが正常終了した場合のタイミングチャート、第６
図はシスエンドダンプ中にエラーが発生した場合のタイ
ミングチャート、第７図は従来例を示すブロック構成図
、第８図は計算機異常発生時の従来の動作を説明するた
めのタイミングチャートである。 ２１・・・制御記憶、２２・・・シスエンドダンプ終了
処理命令（ＤＥＮＤ命令）、ｚ４・・・エラー検出回路
、ｚ５・・アンドゲート（ＡＮＤ） ２Ｇ・・・オア
ゲート（ＯＲ） 、２７．３３・・・フリップフロップ
（Ｆ／Ｆ）、３１・・・運転開始処理命令（ＡＬＪＶＥ
命令）。 第 １ 図 第 図 第 図 第 図 第４ 図 第 図 ｃｐｕ費学発生 ↑ イニ５ｖライヌ゛閉女６ 第８１！ｆ
Claims (2)
- （１）計算機の異常発生時に同計算機の主メモリの内容
を外部記憶に保存するシスエンドダンプ処理が同計算機
によって行われる計算機システムにおいて、 上記計算機に、 上記シスエンドダンプ処理の終了時にその旨を示すダン
プ終了信号を発生するダンプ終了処理手段と、このダン
プ終了処理手段からの上記ダンプ終了信号が真となった
場合に状態遷移する状態保持手段と、 を設け、上記状態保持手段の出力信号を上記計算機外に
出力し、同出力信号の状態遷移により上記シスエンドダ
ンプ処理の終了を外部に通知するようにしたことを特徴
とする計算機異常処理方式。 - （２）上記計算機に、上記シスエンドダンプ処理中のエ
ラーを検出して同ダンプ処理の実質終了を示すダンプ実
質終了信号を発生するエラー検出手段と、このエラー検
出手段からのダンプ実質終了信号および上記ダンプ終了
処理手段からの上記ダンプ終了信号のいずれか一方が真
となった場合に上記状態保持手段を状態遷移させるゲー
ト手段とを更に設けたことを特徴とする第１請求項記載
の計算機異常処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275576A JPH0250233A (ja) | 1988-05-31 | 1988-10-31 | 計算機異常処理方式 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13296888 | 1988-05-31 | ||
| JP63-132968 | 1988-05-31 | ||
| JP63275576A JPH0250233A (ja) | 1988-05-31 | 1988-10-31 | 計算機異常処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250233A true JPH0250233A (ja) | 1990-02-20 |
Family
ID=26467416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275576A Pending JPH0250233A (ja) | 1988-05-31 | 1988-10-31 | 計算機異常処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250233A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140856A (ja) * | 1982-02-16 | 1983-08-20 | Fujitsu Ltd | 障害情報出力方式 |
| JPS62296248A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 主記憶ダンプ制御方式 |
| JPS642150A (en) * | 1987-06-25 | 1989-01-06 | Nec Corp | Damp execution control system |
-
1988
- 1988-10-31 JP JP63275576A patent/JPH0250233A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140856A (ja) * | 1982-02-16 | 1983-08-20 | Fujitsu Ltd | 障害情報出力方式 |
| JPS62296248A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 主記憶ダンプ制御方式 |
| JPS642150A (en) * | 1987-06-25 | 1989-01-06 | Nec Corp | Damp execution control system |
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