JPH0254569A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、特に薄膜抵抗素子を用いた集
積回路に関する。

〔従来の技術〕

従来、バイポーラ集積回路、特にアナログ回路に於いて
は素子特性の相対精度により所定の特性を得ているため
、アートワーク設計では相対精度が得られるような配慮
が必要である。アナログ回路では抵抗比により各動作点
をきめることが多いので、抵抗素子の相対精度はきびし
く要求されることが一般的である。また集積回路の抵抗
素子には、一般的に拡散抵抗素子あるいは薄膜抵抗素子
が用いられている。薄膜抵抗素子は５ｔ−Ｃｒ　　（シ
リコンクロム）等の材質の抵抗薄膜でできており薄膜は
薄く、抵抗値の絶対精度が得られやすく、拡散抵抗素子
のようなコンタクトホールが不要であり、製造工数も少
ないという利点もある。

しかし、厳密には半導体製造プロセスに於けるエツチン
グのばらつきあるいはホトマスクの目合せのずれにより
抵抗素子の精度を悪くしている。

従来よりこれらのばらつきの影響を受けないように、抵
抗素子の精度を高める工夫がなされている。

その手段としては、第２図に示すように抵抗長（Ｌ）お
よび抵抗幅（Ｗ）をそろえた抵抗素子を同一方向かつ近
傍に配置するのが普通である。しかし、第３図に示すよ
うな同じ抵抗長（Ｌ）および抵抗幅（Ｗ）をもった薄膜
抵抗素子が異なった方向を向いて配置されると特に金属
膜電極のエツチングの異方性によって抵抗比にずれを生
じるため、相対精度を高めるには同一方向に配置する必
要があった。図示の場合、金属膜電極２−６゜２〜７に
はオーバーエッチδが存在するが、２−４．２−５には
オーバーエッチがない。このような差は主としてエツチ
ング装置に起因している。

上述した従来の異なった方向に配置された抵抗素子に於
いて半導体製造プロセスにより一方の抵抗素子にエツチ
ングの異方性の影響があり、他方の抵抗素子にその影響
がないとする。すなわち、配線のエツチングに異方性が
ある場合に、配線のオーバーエツチングとして薄膜抵抗
素子の両端でε（ε〜２δ；δは片側）だけずれたとす
ると、薄膜抵抗素子Ａにおける抵抗値ＲＡは、抵抗薄膜
３−４の本来の長さＬＡ、幅Ｗおよび面積抵抗率ρ５に
より ＲＡ＝ρ５　・　（ＬＡ＋ε）／Ｗ と表わされる。また、薄膜抵抗素子Ｂにおける抵抗値Ｒ
Ｂはエツチングの異方性の影響を受けないので抵抗薄膜
３−３の長さをＬＢとし、幅Ｗおよび面積抵抗率ρ５は
同じとすると ＲＩｌ＝ρｓ　−ＬＢ／Ｗ である。

したがって、同じ抵抗幅をもつ抵抗素子では、配線のオ
ーバーエツチングεによって薄膜抵抗素子ＡとＢの相対
精度にずれを生じる。この問題を回避するため、第２図
に示すように、複数の抵抗素子を同一方向かつ近傍に配
置して相対精度を高めようとした場合、配線の引き回し
等によって配置のスペースは制限され、特に抵抗素子の
抵抗長（Ｌ）や抵抗幅（Ｗ）が大きくなると、その制限
は無視できなくなり、抵抗素子の相対精度を高めるなめ
に不要なチップサイズの増加を強いられることになる。

〔発明が解決しようとする課題〕

上述した従来の集積回路は、エツチングによる抵抗値の
相対精度を高めるため、同一方向に向けて複数の薄膜抵
抗素子を配置しているので集積度の向上が困難であると
いう欠点があった。

本発明の目的は、相対精度が高く省スペースが可能な、
薄膜抵抗素子を有する集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の集積回路は、一端を第１の金属膜電極で被覆さ
れ所定の方向を向いて配置された第１の抵抗薄膜、一端
を第２の金属膜電極で被覆され前記第１の抵抗薄膜と直
交する方向を向いて配置された第２の抵抗薄膜及び前記
第１の抵抗薄膜と第２の抵抗薄膜の他端をそれぞれ被覆
して連結する第３の金属膜電極からなる薄膜抵抗素子が
少なくとも２つ、いずれか一方の抵抗薄膜が平行となる
位置関係に対をなして配置されているというものである
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図である。

この実施例は、一端を第１の金属薄膜電極２−８で被覆
され所定の方向を向いて配置された第１の抵抗薄膜３−
５、一端を第２の金属膜電極２−１０で被覆され第１の
抵抗薄膜３−５と直交する方向を向いて配置された第２
の抵抗薄膜３−６及び第１の抵抗薄膜３−５と第２の抵
抗薄膜３−６の、他端をそれぞれ被覆して連結する第３
の金属膜電極２−９からなる薄膜抵抗素子Ａと、これと
ほぼ同様な構成を有し、抵抗薄膜３−５．３−６のそれ
ぞれと平行に配置された抵抗薄膜３−８．３−７を有す
る薄膜抵抗素子Ｂとを有している。

抵抗薄膜３−５．３−６．３−７．３−８は、それぞれ
本来の長さＬＡＩ、　ＬＡ２．　ＬＢＩ、　ＬＢ２、幅
をＷ、面積抵抗率をρ５、金属膜電極２−８．２−９．
２−１２．２−１３のオーバーエッチをは ＲＡ　　＝ρｓ　　・　（（ＬＡ２＋ε）／Ｗ＋Ｉ、Ａ
ｔ／Ｗ）＝ρＳ　　−（ＬＡ１＋ＬＡ２）／Ｗ＋ｐ９　
　、ｅ／Ｗ。

また、薄膜抵抗素子Ｂの合成抵抗値ＲｅはＲａ＝ρｓ　
・（Ｌａｄ／Ｗ＋　（ＬＢ２＋ε）／Ｗ）＝／）Ｓ　・
＜Ｌｉｔ±Ｌ　８２　＞　／　Ｗ＋ρｓ　・ε／Ｗとな
る。したがって、半導体製造プロセスに於ける配線のエ
ツチングの異方性による相対精度の悪化は、双方のρ５
・ε／Ｗにより相殺されることがわかる。しかも、抵抗
素子を従来のように同一方向に配置して余計な配線を引
き回すのに比べ、配線を２方向に走らせることができる
のでレイアウト上の自由度が増すので配線のスペースが
少なくでき、チップサイズの不要な増加が抑えられる。

〔発明の効果〕

以上説明したように本発明は、互いに直角方向を向いて
配置した２つの抵抗薄膜を直列接続した薄膜抵抗素子を
対にして、それぞれの構成要素の抵抗薄膜が平行ないし
直角となるように配置することにより、エツチングによ
る相対誤差を小さくし、配線方向の自由度が増加するの
で、配線スペースの低減が可能となり、集積回路の特性
及び集積度の向上が可能となる効果がある。

以上抵抗幅が同じ場合を例に説明したが抵抗幅が異なる
薄膜抵抗素子にも適用できることは明らかである。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の一実施例及び従来
例の主要部を示す半導体チップの平面図、第３図はエツ
チングの異方性の影響を説明するための平面図である。 １・・・半導体チップ、２−１〜２−１３・・・金属膜
電極、３−１〜３−８・・・抵抗薄膜、Ａ、Ｂ・・・薄
膜抵抗素子。

Claims (1)

【特許請求の範囲】
1. 一端を第１の金属膜電極で被覆され所定の方向を向いて
   配置された第１の抵抗薄膜、一端を第２の金属膜電極で
   被覆され前記第１の抵抗薄膜と直交する方向を向いて配
   置された第２の抵抗薄膜及び前記第１の抵抗薄膜と第２
   の抵抗薄膜の他端をそれぞれ被覆して連結する第３の金
   属膜電極からなる薄膜抵抗素子が少なくとも２つ、いず
   れか一方の抵抗薄膜が平行となる位置関係に対をなして
   配置されていることを特徴とする集積回路。