JPH0286208A - 周波数てい倍回路 - Google Patents
周波数てい倍回路Info
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- JPH0286208A JPH0286208A JP23775888A JP23775888A JPH0286208A JP H0286208 A JPH0286208 A JP H0286208A JP 23775888 A JP23775888 A JP 23775888A JP 23775888 A JP23775888 A JP 23775888A JP H0286208 A JPH0286208 A JP H0286208A
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- Japan
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- circuit
- output
- pulse width
- frequency multiple
- frequency multiplier
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- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000001934 delay Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は抵抗とコンデンサによる遅延回路を用いた周波
数てい倍回路に関する。
数てい倍回路に関する。
従来、第４図に示すようにインバータと抵抗とコンデン
サを以って構成した遅延回路と、その遅延回路の出力と
入力信号とを排他的論理和で波形合成すると、入力信号
に対して２倍の周波数の出力を得ることができる。
サを以って構成した遅延回路と、その遅延回路の出力と
入力信号とを排他的論理和で波形合成すると、入力信号
に対して２倍の周波数の出力を得ることができる。
前述した従来の周波数てい倍回路の場合、使用する抵抗
値、コンデンサの容量値のバラツキなどにより、てい倍
回路の出力波形のパルス幅が一定とならない。
値、コンデンサの容量値のバラツキなどにより、てい倍
回路の出力波形のパルス幅が一定とならない。
特に集積回路上に実現しようとした場合、個々の部品の
選択ができなく、周波数てい倍回路の出カバルス幅がバ
ラツキ、誤動作を招くこともあった。
選択ができなく、周波数てい倍回路の出カバルス幅がバ
ラツキ、誤動作を招くこともあった。
本発明ではかかる問題を解決する為、てい倍された出力
信号で動作する回路の動作停止状態を検出し、周波数て
い倍回路の出力パルス幅を決定する遅延回路の遅延量を
制御することにより周波数てい倍回路出力パルス幅を補
償し全体の回路の動作補償をする周波数てい倍回路を提
供することである。
信号で動作する回路の動作停止状態を検出し、周波数て
い倍回路の出力パルス幅を決定する遅延回路の遅延量を
制御することにより周波数てい倍回路出力パルス幅を補
償し全体の回路の動作補償をする周波数てい倍回路を提
供することである。
以下、本発明を図面を参照してより詳細に説明する。
第１図は本発明の一実施例である。周波数てい倍回路の
出力のパルス幅は周波数てい倍回路内の抵抗とコンデン
サで構成される遅延回路による時定数で決定される。
出力のパルス幅は周波数てい倍回路内の抵抗とコンデン
サで構成される遅延回路による時定数で決定される。
本発明の周波数てい倍回路は、時定数を決定するコンデ
ンサ（Ｃ＋〜Ｃ，）を複数個設は各々のコンデンサの一
端にＮチャンネル絶縁ゲート型ＦＥＴで構成されるトラ
ンスファーゲートＴＧ＋〜ＴＧ。
ンサ（Ｃ＋〜Ｃ，）を複数個設は各々のコンデンサの一
端にＮチャンネル絶縁ゲート型ＦＥＴで構成されるトラ
ンスファーゲートＴＧ＋〜ＴＧ。
を接続し、該トランスファーゲートを導通状態とし、前
記トランスファーゲートに接続されるコンデンサを選択
する事により時定数を変更し、周波数てい倍回路の出力
のパルス幅を変化させる事ができる。前記トランスファ
ーゲートの制御信号は動作停止検出回路の出力信号Ａ１
〜Ａ、を接続する。
記トランスファーゲートに接続されるコンデンサを選択
する事により時定数を変更し、周波数てい倍回路の出力
のパルス幅を変化させる事ができる。前記トランスファ
ーゲートの制御信号は動作停止検出回路の出力信号Ａ１
〜Ａ、を接続する。
次に、動作停止検出回路の一実施例を図３に示す。周波
数てい倍回路の排他的論理和ゲート（以下ＥＸＯＲと称
す）のＥＸＩの出力をバイナリ−フリップフロップＢＦ
Ｉのクロック入力に接続シ、ＢＦＩのＱ出力はインバー
タと抵抗と容量を以って構成される遅延回路と、ＥＸＯ
Ｒ（ＥＸ２）の入力に接続され、ＥＸＯＲ（ＥＸ２）の
出力はＮチャンネル絶縁ゲート型ＦＥＴＴＳのゲートに
接続する。Ｎチャンネル絶縁ゲート型ＦＥＴＴ３のソー
ス及びサブストレートはＧＮＤへ接続し、又、ドレイン
は抵抗Ｒ１２とコンデンサ１２の一端及び論理積ゲー）
（ＮＤＩ）の入力に接続する。
数てい倍回路の排他的論理和ゲート（以下ＥＸＯＲと称
す）のＥＸＩの出力をバイナリ−フリップフロップＢＦ
Ｉのクロック入力に接続シ、ＢＦＩのＱ出力はインバー
タと抵抗と容量を以って構成される遅延回路と、ＥＸＯ
Ｒ（ＥＸ２）の入力に接続され、ＥＸＯＲ（ＥＸ２）の
出力はＮチャンネル絶縁ゲート型ＦＥＴＴＳのゲートに
接続する。Ｎチャンネル絶縁ゲート型ＦＥＴＴ３のソー
ス及びサブストレートはＧＮＤへ接続し、又、ドレイン
は抵抗Ｒ１２とコンデンサ１２の一端及び論理積ゲー）
（ＮＤＩ）の入力に接続する。
抵抗Ｒ１２とコンデンサＣ１２のもう一端は、■＋電源
へ接続する。入力信号ＩＮ２は論理積ゲー）（ＭＤＩ）
の入力に接続し、論理積ゲート（ＭＤＩ）の出力はデー
タフリップフロップＤＦＩ。
へ接続する。入力信号ＩＮ２は論理積ゲー）（ＭＤＩ）
の入力に接続し、論理積ゲート（ＭＤＩ）の出力はデー
タフリップフロップＤＦＩ。
ＤＦ２．・・・ＤＦｎのクロック入力に接続する。
ＤＦｌのデータ入力はＶ十電源に接続され、ＤＦｌのＱ
出力は、ＤＦ２のデータへ接続し、順次Ｑ出力は次段の
データフリップフロップのデータ入力に接続する。ＤＰ
ＩのＱ出力は、ＡＩ、ＤＦ２のＱ出力にＡ２、ＤＦｎの
出力は、Ａｎとして、動作停止検出回路出力信号となる
。
出力は、ＤＦ２のデータへ接続し、順次Ｑ出力は次段の
データフリップフロップのデータ入力に接続する。ＤＰ
ＩのＱ出力は、ＡＩ、ＤＦ２のＱ出力にＡ２、ＤＦｎの
出力は、Ａｎとして、動作停止検出回路出力信号となる
。
上記回路構成において周波数てい倍回路の出力信号のパ
ルス幅のバラツキによりＢＦＩが動作しない場合、ＥＸ
ＯＲ（ＥＸ２）の出力はＧＮＤレベルとなり、Ｎチャン
ネル絶縁ゲート型ＦＥＴはカットオフしＡ点の電位はＶ
十電源レベルとなる。
ルス幅のバラツキによりＢＦＩが動作しない場合、ＥＸ
ＯＲ（ＥＸ２）の出力はＧＮＤレベルとなり、Ｎチャン
ネル絶縁ゲート型ＦＥＴはカットオフしＡ点の電位はＶ
十電源レベルとなる。
入力信号ＩＮ２は論理積ゲー）（ＮＤＩ）を介し、デー
タフリップフロップＤＰＩ、ＤＦ２・・・ＤＦｎのクロ
ックに入力され、Ｑ出力はＤＰＩから順次Ｖ十電源レベ
ルとなり前記周波数てい倍回路内の遅延回路の遅延量を
変更し、出力のパルス幅を変化させる。周波数てい倍回
路出力のパルス幅が変化しＢＦｌが動作した場合、第４
図と同様の動作によりＥＸＯＲ（ＥＸ２）はパルス信号
が出力される。ＥＸＯＲ（ＥＸ２）の出力信号がＶ十電
源レベルの場合Ｎチャンネル絶縁ゲート型ＦＥＴＴ３は
導通状態となりＡ点の電位はＧＮＤレベルとなる。次に
ＥＸＯＲ（ＥＸ２）の出力信号がＧＮＤレベルになった
場合Ｎチャンネル絶縁ゲート型ＦＥＴＴ３はカットオフ
しＡ点電位はＣ１２とＲ１２の時定数により変化するが
ＧＮＤレベルより論理積ゲー）（ＮＤＩ）のしきい値電
位を越える事はなく、入力信号ＩＮ２は論理積ゲー）（
ＮＤＩ）より出力されずＤＰＩ、ＤＦ２・・・ＤＦｎの
出力（Ａ、〜Ａ、）は、周波数てい倍回路の出力が最適
のパルス幅を補償する状態で固定される。
タフリップフロップＤＰＩ、ＤＦ２・・・ＤＦｎのクロ
ックに入力され、Ｑ出力はＤＰＩから順次Ｖ十電源レベ
ルとなり前記周波数てい倍回路内の遅延回路の遅延量を
変更し、出力のパルス幅を変化させる。周波数てい倍回
路出力のパルス幅が変化しＢＦｌが動作した場合、第４
図と同様の動作によりＥＸＯＲ（ＥＸ２）はパルス信号
が出力される。ＥＸＯＲ（ＥＸ２）の出力信号がＶ十電
源レベルの場合Ｎチャンネル絶縁ゲート型ＦＥＴＴ３は
導通状態となりＡ点の電位はＧＮＤレベルとなる。次に
ＥＸＯＲ（ＥＸ２）の出力信号がＧＮＤレベルになった
場合Ｎチャンネル絶縁ゲート型ＦＥＴＴ３はカットオフ
しＡ点電位はＣ１２とＲ１２の時定数により変化するが
ＧＮＤレベルより論理積ゲー）（ＮＤＩ）のしきい値電
位を越える事はなく、入力信号ＩＮ２は論理積ゲー）（
ＮＤＩ）より出力されずＤＰＩ、ＤＦ２・・・ＤＦｎの
出力（Ａ、〜Ａ、）は、周波数てい倍回路の出力が最適
のパルス幅を補償する状態で固定される。
本発明によれば周波数てい倍回路の出力信号で動作する
回路の動作停止状態を検出し、周波数てい倍回路の出力
パルス幅を変化させることにより、パルス幅を補償し全
体回路の誤動作を防止する効果がある。
回路の動作停止状態を検出し、周波数てい倍回路の出力
パルス幅を変化させることにより、パルス幅を補償し全
体回路の誤動作を防止する効果がある。
第１図は本発明の実施例を示す図である。第２図はトラ
ンスファーゲートの詳細図である。第３図は動作停止検
出回路の詳細図。第４図は周波数てい倍回路の動作説明
図である。 ０１〜Ｃｆ１ＩＣ１ｌＩＣＩ□・・・・・・コンデンサ
、ＩＩ＃ ＬＩＩ３＋ Ｉ４１ Ｉ２１・・・・・・
インバータ、Ｒ２，Ｒ１１・・・・・・抵Ｌ’ｒａ、〜
ＴＧ、・・・・・・トランスファーゲート、ＥＸＩ、Ｅ
Ｘ２・・・・・・排他的論理和回路、Ｔ１・・・・・・
Ｐチャンネル絶縁ゲート型ＦＥＴ、Ｔ２．Ｔｓ・・・・
・・Ｎチャンネル絶縁ゲート型ＦＥＴ、ＢＦＩ・・・・
・・バイナリ−フリップフロップ、ＤＦＩ〜ＤＦｎ・・
・・・・データフリップフロップ、ＮＤＩ・・・・・・
論理積ゲート、Ａ１〜Ａｎ−ＤＦ’１１〜ＤＦＩＮの各
Ｑ出力、１・・・・・・入力信号端子、２・・・・・・
周波数てい倍回路出力端子、３・・・・・・動作停止検
出回路。 代理人 弁理士 内 原 晋
ンスファーゲートの詳細図である。第３図は動作停止検
出回路の詳細図。第４図は周波数てい倍回路の動作説明
図である。 ０１〜Ｃｆ１ＩＣ１ｌＩＣＩ□・・・・・・コンデンサ
、ＩＩ＃ ＬＩＩ３＋ Ｉ４１ Ｉ２１・・・・・・
インバータ、Ｒ２，Ｒ１１・・・・・・抵Ｌ’ｒａ、〜
ＴＧ、・・・・・・トランスファーゲート、ＥＸＩ、Ｅ
Ｘ２・・・・・・排他的論理和回路、Ｔ１・・・・・・
Ｐチャンネル絶縁ゲート型ＦＥＴ、Ｔ２．Ｔｓ・・・・
・・Ｎチャンネル絶縁ゲート型ＦＥＴ、ＢＦＩ・・・・
・・バイナリ−フリップフロップ、ＤＦＩ〜ＤＦｎ・・
・・・・データフリップフロップ、ＮＤＩ・・・・・・
論理積ゲート、Ａ１〜Ａｎ−ＤＦ’１１〜ＤＦＩＮの各
Ｑ出力、１・・・・・・入力信号端子、２・・・・・・
周波数てい倍回路出力端子、３・・・・・・動作停止検
出回路。 代理人 弁理士 内 原 晋
Claims (1)
- 入力信号の位相を遅延させる遅延回路と、入力信号の遅
延した信号と入力信号とを加えてその位相差信号をつく
る排他的論理和回路を有する周波数てい倍回路において
、前記遅延回路をインバータと抵抗、コンデンサの積分
回路によって構成し、該積分回路は絶縁ゲート型ＦＥＴ
で構成されたトランスファーゲートとコンデンサとを直
列に接続した直列回路の複数個を有し、前記インバータ
と前記抵抗の直列接続した出力に、前記直列回路をそれ
ぞれ並列接続し、該並列接続点を積分回路出力とし、入
力信号と前記論理和回路の出力を入力とする動作停止検
出回路と該動作停止検出回路出力を前記トランスファー
ゲートの入力としたことを特徴とした周波数てい倍回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237758A JP2690113B2 (ja) | 1988-09-21 | 1988-09-21 | 周波数てい倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237758A JP2690113B2 (ja) | 1988-09-21 | 1988-09-21 | 周波数てい倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286208A true JPH0286208A (ja) | 1990-03-27 |
| JP2690113B2 JP2690113B2 (ja) | 1997-12-10 |
Family
ID=17020017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237758A Expired - Lifetime JP2690113B2 (ja) | 1988-09-21 | 1988-09-21 | 周波数てい倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690113B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289713A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 遅延回路 |
| JPS6378610A (ja) * | 1986-09-22 | 1988-04-08 | Nec Corp | ２逓倍クロツク発生回路 |
-
1988
- 1988-09-21 JP JP63237758A patent/JP2690113B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289713A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 遅延回路 |
| JPS6378610A (ja) * | 1986-09-22 | 1988-04-08 | Nec Corp | ２逓倍クロツク発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690113B2 (ja) | 1997-12-10 |
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