JPH0290729A - Ａ−ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡ−Ｄ変換器に関し、特にマイクロコンピュー
タに内蔵されるＡ−Ｄ変換器に関する。

〔従来の技術〕

第４図は従来のＡ−Ｄ変換器の一例を示すブロック図で
ある。

第４図に示すように、マイクロコンピュータに内蔵され
る従来のＡ−Ｄ変換器１０は、入力端子に供給されたア
ナログ信号の入力電圧を受けて、Ａ−Ｄ変換回路１１に
より変換したディジタル信号を逐次比較レジスタ１２に
保持して出力する。

そこで、従来のＡ−Ｄ変換器１０のテストを行う場合に
、ＣＰＵ１３が、入力端子に供給されたアナログ信号の
入力電圧に対応する正しいディジタル信号値を、マイク
ロコンピュータの外部からデータバス１４を介して取得
して、レジスタ１５に設定するとともに、逐次比較レジ
スタ１２の内容とレジスタ１５の内容とを比較して、変
換したディジタル信号の良否を調べている。

第５図は従来のＡ−Ｄ変換器のテスト動作を示すタイム
チャートである。

従来のＡ−Ｄ変換器１０のテストを行う場合に、第５図
に示すように、まず、ＣＰＵ１３が、最初の入力電圧に
対応する正しいディジタル信号値を、マイクロコンピュ
ータの外部からデータバス１４を介して収得して、レジ
スタ１５に設定する。

次に、Ｔ＋　、Ｔ２　、Ｔ３・・・・・・・・・のそれ
ぞれで入力端子に供給されたアナログ信号の入力電圧を
受けて、Ａ−Ｄ変換回路１１により変換したディジタル
信号を逐次比較レジスタ１２に保持し、続いて逐次比較
レジスタ１２の内容とレジスタ１５の内容とを比較して
、変換したディジタル信号の良否を判定し、さらに次の
入力電圧に対応する正しいディジタル信号値を、マイク
ロコンピュータの外部からデータバス１４を介して取得
して、レジスタ１５に設定している。

〔発明が解決しようとする課題〕

上述した従来のＡ−Ｄ変換器は、ＣＰＵの処理を使用し
て、テスト動作を実施しているので、テスト時間が長く
、特に１／２５６．１１５１２など、高い精度の分解能
で変換する従来のＡ−Ｄ変換器のテストを行う場合に、
入力電圧に対応する正しいディジタル信号値の設定、入
力電圧のディジタル信号への変換、変換したディジタル
信号の良否の判定をそれぞれ２５６回、５１２回など、
数多く行う必要があり、Ａ−Ｄ変換器の高分解能化に伴
い、益々Ａ−Ｄ変換器のテスト時間が長くなるという欠
点がある。

本発明の目的は、ＣＰＵを使用せずに、短時間でＡ−Ｄ
変換器のテストを行えるＡ−Ｄ変換器を提供することに
ある。

〔課題を解決するための手段〕

本発明のＡ−Ｄ変換器は、 （Ａ）Ｎ桁のディジタル信号である比較値信号により指
示された値に対応するアナログ信号の比較電圧を、基準
電圧を分割することにより発生する抵抗ラダー回路など
の比較電圧発生回路、 （Ｂ）入力端子に供給されたアナログ信号の入力電圧と
、一つの前記入力電圧に対して前記比較電圧発生回路か
ら次々にＮ−１回送られて来る前記比較電圧とを比較し
、前記入力電圧が前記比較電圧より大きいか小さいかを
示す比較結果信号を出力するアナログ電圧比較回路、 （Ｃ）計数することによりＮ−１個の値を順々に示し、
第Ｎ−１折目、第Ｎ−２桁目、・・・・・・・・第２折
目、第１桁目の順に、それぞれの桁位置を示す桁位置信
号を発生する第１のカウンタ、 （Ｄ＞前記第１のカウンタから送られる前記桁位置信号
が示している前記比較値信号の桁位置に対して、前記ア
ナログ電圧比較回路から送られる前記比較結果信号が、
前記入力電圧≧前記比較電圧を示すときには°″１”を
加え、前記入力電圧〈前記比較電圧を示すときには“１
”を減することにより、前記比較値信号を部分変換した
Ｎ桁のディジタル信号である部分変換信号を発生する部
分変換実施回路、 （Ｅ）Ａ−Ｄ変換に先立って、“２Ｎ−１１°゛を示す
前記比較値信号を保持することにより、前記比較電圧発
生回路および前記部分変換実施回路に前記比較値信号を
供給するとともに、前記部分変換実施回路から送られる
前記部分変換信号を受けて、これを次の比較値信号とし
て保持するＮビットの逐次比較レジスタ、 （Ｆ）当初、最初の前記入力電圧に対応する正しいディ
ジタル信号値である予定値信号を保持し、前記第１のカ
ウンタがＮ−１回の計数を終了することにより、一つの
前記入力電圧に対するＡ−Ｄ変換動作が終了したことを
示す変換終了信号を発生するので、その変換終了信号を
受けて計数することにより、次の前記入力電圧に対応す
る正しいディジタル信号値である前記予定値信号を発生
させるＮビットの第２のカウンタ、 （Ｇ）それぞれの前記入力電圧に対して、Ｎ−１回の動
作を終了した後のＡ−Ｄ変換結果として、前記逐次比較
レジスタから送られる前記比較値信号と、前記第２のカ
ウンタから送られる前記予定値信号とを比較することに
より、それぞれの前記入力電圧のＡ−Ｄ変換結果が正し
いかどうかを示す一致信号を発生するＡ−Ｄ変換結果比
較回路、 を備えて構成されている。

１′実施例〕 次に本発明の実施例について図面を参照して説明する。

第１図は本発明のＡ−Ｄ変換器の第１の実施例を示すブ
ロック図である。

第１図において、まず、Ａ−Ｄ変換に先立って初期値と
して、Ｎビットの逐次比較レジスタ１に、Ｎ桁のディジ
タル信号として“２””’　　　１”の値を保持させる
。

また、比較電圧発生回路２は、抵抗ラダー回路であり、
逐次比較レジスタ１から送られる比較値信号ａにより指
示された値に対応するアナログ信号の比較電圧すを、基
準電圧を抵抗を用いて分割することにより発生している
。

このため、アナログ電圧比較回路３は、入力端子に供給
されたアナログ信号の入力電圧Ｃと、つの入力電圧Ｃに
対して比較電圧発生回路２から次々にＮ−１回送られて
来る比較電圧すとを比較し、入力電圧Ｃが比較電圧すよ
り大きいか小さいかを示す比較結果信号ｄを出力する。

一方、゛第１のカウンタ４は、クロック信号ごとに計数
することによりＮ−１個の値を順々に示し、第Ｎ−ｉ桁
目、第Ｎ−２桁目、・・・・・・・・・第２折目、第１
桁目の順に、それぞれの桁位置を示す桁位置信号ｅを発
生する。

そこで、部分変換実施回路５は、第１のカウンタ４から
送られる桁位置信号ｅが示している比較値信号ａの桁位
置に対して、アナログ電圧比較回路３から送られる比較
結果信号ｄが、入力電圧Ｃ≧比較電圧すを示すときには
、”　１　”を加え、入力電圧Ｃく比較電圧すを示すと
きには、”　１　”を減することにより、比較値信号ａ
を部分変換したＮ桁のディジタル信号である部分変換信
号ｆを発生する。

当初、Ａ−Ｄ変換に先立って“２Ｎ−１１°゛を保持し
ていたＮビットの逐次比較レジスタ１は、部分変換実施
回路５から送られる部分変換信号ｆを受けて、部分変換
信号ｆを次の比較値信号ａとして保持することとなる。

上記の動作をＮ−１回行うことにより、逐次比較レジス
タ１は、入力端子に供給されたアナログ信号の入力電圧
ＣをＡ−Ｄ変換したＮ桁のディジタル信号を保持するこ
とができる。

他方、Ｎビットの第２のカウンタ６は、当初、最初の入
力電圧Ｃに対応する正しいディジタル信号値である予定
値信号を保持し、第１のカウンタ４がＮ〜１回の計数を
終了することにより、一つの入力電圧Ｃに対するＡ−Ｄ
変換動作が終了したことを示す変換終了信号ｇを発生す
るので、その変換終了信号ｇを受けて、次の入力電圧Ｃ
に対応する正しいディジタル信号値である予定値信号り
を発生させる。

そこで、Ａ−Ｄ変換結果比較回路７は、それぞれの前記
入力電圧Ｃに対して、Ｎ−１回の動作を終了した後のＡ
−Ｄ変換結果として、逐次比較レジスタ１から送られる
比較値信号ａと、第２のカウンタ６から送られる予定値
信号りとを比較することにより、それぞれの入力電圧Ｃ
のＡ−Ｄ変換結果が正しいかどうかを示す一致信号ｉを
発生することができる。

第２図は第１の実施例でＮが８のＡ−Ｄ変換器における
テスト動作の一例を示すタイムチャーＩ・である。

第２図において、３ビツトの第１のカウンタは、クロッ
ク信号ごとに計数することにより、７個の値０，１，２
，３，４，５．６を順々に示し、第７折目、第６桁目、
・・・・・・・・・第２折目、第１折目の順に、それぞ
れの桁位置を示す桁位置信号を発生する動作を繰返して
いる。

一方、８ビツトの第２のカウンタは、当初のＴ、で、最
初の入力電圧ＯＶに対応する正しいディジタル信号値で
あるＯを保持し、第１のカウンタが７回の計数を終了す
ることにより、一つの入力電圧に対するＡ−Ｄ変換動作
が終了したことを示す変換終了信号を発生するので、そ
の変換終了信号を受けて、Ｔ２で、次の入力電圧である
基準電圧の１　、／　２５６に対応する正しいディジタ
ル信号値である１を発生させて、さらに、第１のカウン
タが７回の計数を終了することにより、Ｔ３で、３番目
の入力電圧である基準電圧の２　、／　２５　（’）に
対応する正しいディジタル信号値である２を発生させて
いる。

また、第３図は本発明のＡ−Ｄ変換器の第２の実施例を
示すブロック図である。

以下、第３図で第１図と異なる点を説明する。

まず、テス）・モードレジスタ８は、どのようなアナロ
グ信号の入力電圧Ｃをどのような順序で与えるかを示す
テストモードを保持して、モード信号ｊを出力すること
ができる。

このモード信号ｊを受けて、計数方法選択回路９は、第
１のカウンタ４がＮ−１回の計数を終了することにより
、一つの入力電圧Ｃに対するＡ−Ｄ変換動作が終了した
ことを示す変換終了信号ｇを発生したとき、第２のカウ
ンタ６の計数方法を制御する計数指示信号ｋを送ること
ができる。

この結果、Ｎビ・ソトの第２のカウンタ６は、計数指示
信号ｌ（を受けて、種々の計数方法で、次の入力電圧Ｃ
に対応する正しいディジタル信号値である予定値信号り
を発生させることができる。

例えば、テストモードレジスタ８が、アナログ信号の入
力電圧Ｃを、基準電圧のＯ／２Ｎ　。

Ｍ／２Ｎ、２Ｍ／２Ｎ、・・・・・・・・・の順序に与
えることを示すテストモードを保持しているときには、
このモード信号ｊを受けて、計数方法選択回路９は、第
１のカウンタ４がＮ−１回の計数を終了することにより
、一つの入力電圧Ｃに対するＡ−Ｄ変換動作が終了した
ことを示す変換終了信号ｇを発生したとき、第２のカウ
ンタ６の計数方法を制御する計数指示信号ｌ（として、
ＭＷＡの計数信号を送ることとなる。

この結果、Ｎビットの第２のカウンタ６は、その計数指
示信号ｋを受けて、入力電圧Ｃに対応する正しいディジ
タル信号値である予定値信号りとして、順々にＯ，Ｍ、
２Ｍ、・・・・・・・・・を発生させることができる。

このため、Ａ−Ｄ変換器のテストを、変換後のディジタ
ル信号値で、Ｍだけ飛び飛びに行って、テストに要する
時間を大幅に短縮することができる。

以上述べたように、本実施例のＡ−Ｄ変換器は、Ａ−Ｄ
変換結果比較回路などテストに必要なすべての機能を有
しているので、ＣＰＵを使用せずに、短時間でＡ−Ｄ変
換器のテストを行うことができる。

〔発明の効果〕

以上説明したように、本発明のＡ−Ｄ変換器は、ＣＰＵ
を使用せずに、短時間でＡ−Ｄ変換器のテストを行える
という効果を有している。

このため、マイクロコンピュータに内蔵された本発明の
Ａ−Ｄ変換器は、ＣＰＵと独立に、ＣＰＵのテストとも
並行して、テストを行うことができ、テストに要する時
間が短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明のＡ−Ｄ変換器の第１の実施例を示すブ
ロック図、第２図は第１の実施例でＮが８のＡ−Ｄ変換
器におけるテスト動作の一例を示すタイムチャート、第
３図は本発明のＡ−Ｄ変換器の第２の実施例を示すブロ
ック図、第４図は従来のＡ−Ｄ変換器の一例を示すブロ
ック図、第５図は従来のＡ−Ｄ変換器のテスト動作を示
すタイムチャートである。 ｌ・・・・・・逐次比較レジスタ、２・・・・・・比較
電圧発生回路、３・・・・・・アナログ電圧比較回路、
４・・・・・・第１のカウンタ、５・・・・・・部分変
換実施回路、６・・・・・・第２のカウンタ、７・・・
・・・Ａ−Ｄ変換結果比較回路、８・・・・・・テスト
モードレジスタ、９・・・・・・計数方法選択回路、１
０・・・・・・Ａ−Ｄ変換器、１１・・・・・・Ａ　−
Ｄ変換回路、１２・・・・・・逐次比較レジスタ、１３
・・・・・・ＣＰＵ、１４・・・・・・データバス、１
５・・・・・・レジスタ、ａ・・・・・・比較値信号、
ｂ・・・・・・比較電圧、Ｃ・・・・・・入力電圧、ｄ
・・・・・・比較結果信号、ｅ・・・・・・桁位置信号
、ｆ・・・・・・部分変換信号、ｇ・・・・・・変換終
了信号、１１・・・・・・予定値信号、ｉ・・・・・・
一致信号、ｊ・・・・・・モード信号、ｋ・・・・・・
計数指示信号。 ′￥ＩＫ セ

Claims (1)

1. 【特許請求の範囲】 （Ａ）Ｎ桁のディジタル信号である比較値信号により指
   示された値に対応するアナログ信号の比較電圧を、基準
   電圧を分割することにより発生する抵抗ラダー回路など
   の比較電圧発生回路、 （Ｂ）入力端子に供給されたアナログ信号の入力電圧と
   、一つの前記入力電圧に対して前記比較電圧発生回路か
   ら次々にＮ−１回送られて来る前記比較電圧とを比較し
   、前記入力電圧が前記比較電圧より大きいか小さいかを
   示す比較結果信号を出力するアナログ電圧比較回路、 （Ｃ）計数することによりＮ−１個の値を順々に示し、
   第Ｎ−１桁目，第Ｎ−２桁目，………第２桁目，第１桁
   目の順に、それぞれの桁位置を示す桁位置信号を発生す
   る第１のカウンタ、 （Ｄ）前記第１のカウンタから送られる前記桁位置信号
   が示している前記比較値信号の桁位置に対して、前記ア
   ナログ電圧比較回路から送られる前記比較結果信号が、 前記入力電圧≧前記比較電圧を示すときには“１”を加
   え、前記入力電圧＜前記比較電圧を示すときには“１”
   を減ずることにより、前記比較値信号を部分変換したＮ
   桁のディジタル信号である部分変換信号を発生する部分
   変換実施回路、 （Ｅ）Ａ−Ｄ変換に先立って、“２＾Ｎ＾−＾１−１”
   を示す前記比較値信号を保持することにより、前記比較
   電圧発生回路および前記部分変換実施回路に前記比較値
   信号を供給するとともに、前記部分変換実施回路から送
   られる前記部分変換信号を受けて、これを次の比較値信
   号として保持するＮビットの逐次比較レジスタ、 （Ｆ）当初、最初の前記入力電圧に対応する正しいディ
   ジタル信号値である予定値信号を保持し、前記第１のカ
   ウンタがＮ−１回の計数を終了することにより、一つの
   前記入力電圧に対するＡ−Ｄ変換動作が終了したことを
   示す変換終了信号を発生するので、その変換終了信号を
   受けて計数することにより、次の前記入力電圧に対応す
   る正しいディジタル信号値である前記予定値信号を発生
   させるＮビットの第２のカウンタ、 （Ｇ）それぞれの前記入力電圧に対して、Ｎ−１回の動
   作を終了した後のＡ−Ｄ変換結果として、前記逐次比較
   レジスタから送られる前記比較値信号と、前記第２のカ
   ウンタから送られる前記予定値信号とを比較することに
   より、それぞれの前記入力電圧のＡ−Ｄ変換結果が正し
   いかどうかを示す一致信号を発生するＡ−Ｄ変換結果比
   較回路、 を備えることを特徴とするＡ−Ｄ変換器。