JPH03108871A

JPH03108871A - 画像形成装置

Info

Publication number: JPH03108871A
Application number: JP1246851A
Authority: JP
Inventors: Shunji Murano; 俊次村野; Toshihiro Anzaki; 俊広安崎; Yuji Kurazono; 蔵園　裕二
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1989-09-21
Filing date: 1989-09-21
Publication date: 1991-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、たとえば発光ダイオード（略称ＬＥＤ）ヘッ
ドおよびサーマルヘッドなどに関連して実施することが
できる画像形成装置に関する。

従来の技術従来からの発光ダイオードヘッドでは、複数の発光ダイ
オードが一列に配列されてそれぞれ構成される複数のブ
ロックを有し、隣接する各ブロックの対称な位置にある
印画素子の一方端子が個別信号ラインにそれぞれ接続さ
れて、個別信号ラインがジグザグ状に屈曲して形成され
、発光ダイオードの他方端子は各ブロック毎に共通信号
ラインに接続され、こうして、いわゆるダイナミックド
ライブのマトリクス配線パターンが形成され、ブロック
の配列方向の一端部に駆動手段が設けられ、ブロック順
次的に共通信号ラインを順次的に選択し、この選択され
たブロックにきまれる発光ダイオードに個別信号ライン
を介して順次的に電力を供給する。この駆動手段には、
ブロックに、すなわち発光ダイオードの配列方向の一端
部から他端部に各発光ダイオードに個別的に対応した記
録すべき印画データが与えられ、駆動手段は上述のよう
にして、発光ダイオードを選択的に駆動する。

発明が解決すべき課題このような先行技術では、前記配列方向に沿って各印画
素子毎に順次的に与えられる印画データを、ブロック毎
に交互に順番を逆にして個別信号ラインに導出しなけれ
ばならず、さもなければ、各印画素子にその配列方向に
沿って順に画像データに従って駆動を行うことができな
い、駆動手段では、与えられる画像データを各ブロック
毎にデータの並び換えを行うために画像データを各ブロ
ック毎に一旦、メモリにストアし、このメモリにストア
した画像データを、順方向にまたは逆方向にアドレス指
定して個別信号ラインに導出している。

したがって先行技術では、印画データの並び換えのため
にメモリを準備しなければならず、構成が複雑になると
ともに、高価になり、また印画データの並び換えのため
に比較的長い時間を必要とし、したがって印画速度の高
速化に限界を生じる。

本発明の目的は、発光ダイオードなどの印画素子のため
の印画データの並び換えを不必要とし、これによって構
成を簡略化し、また印画速度を向上することができるよ
うにした画像形成装置を提供することである。

課題を解決するための手段本発明は、複数の印画素子が一列に配列されるとともに
複数のブロックに区分され、隣接する各ブロックの対称
な位置にある印画素子の一方端子が個別信号ラインにそ
れぞれ接続され、印画素子の他方端子が各ブロック毎に
共通信号ラインに接続された印画手段と、１ブロックに含まれる複数の各印画素子に個別的に対応
して設けられ、ストア出力を印画素子の前記一方端子に
与えて予め定めた一方電位とするための複数のメモリ素
子と、印画手段の各印画素子に与えるべき印画データをその印
画素子の配列順に、順次的に出方するデータ発生源と、前段のメモリ素子の出力を、次段のメモリ素子の入力に
与え、初段のメモリ素子の入力には、データ発生源から
の印画データを与える第１スイッチング素子と、後段のメモリ素子の出力を、１つ前の段のメモリ素子の
入力に与え、終段のメモリ素子の入力には、データ発生
源がらの印画データを与える第２スイッチング素子と、データ発生源がら発生されている印画データに対応する
ブロックの共通信号ラインを、ブロック順次的に、予め
定める他方電位とする手段と、データ発生源から発生さ
れる印画データの各ブロック分毎に、切換え信号を第１
および第２スイツチンタ素子に与えて、メモリ素子への
ストア順序を、ブロック毎に交互に切換え、これによっ
て印画素子をその配列順に電力付勢させる切換え信号発
生源とを含むことを特徴とする画像形成装置である。

また本発明は、メモリ素子と印画素子との間に介在され
、そのメモリ素子の出力をラッチして印画素子の前記一
方端子に与えるラッチ回路と、該ラッチ回路のストア出
力を印画素子に与えている期間中に、次に印画すべきブ
ロックの印画データをメモリ素子に与える手段とを含む
ことを特徴とする。

作　　用本発明に従えば、隣接する各ブロックの対称な位でにあ
る印画素子、たとえば発光ダイオードまたはサーマルヘ
ッドの発熱抵抗体などの一方端子が接続される個別信号
ラインはジグザグに屈曲されて構成されており、データ
発生源から各印画素子に与えるべき印画データが順次的
に出力され、このデータ発生源からの印画データは、１
ブロック毎に、複数のメモリ素子と第１スイッチング素
子と第２スイッチング素子との働きによって、そのメモ
リ素子に１ブロック分ずつ、順方向および逆方向にスト
アされる。メモリ素子のストア出力を印画素子の一方端
子に与えて予め定める一方の電位とし、その１ブロック
分の印画データに対応するブロックの共通信号ラインを
、ブロック順次的に予め定める他方電位とすることによ
って、各印画素子を、その配列方向に沿って順次的に、
印画データに基づいて電力付勢することができる。

したがって前述の先行技術に関連して述べたように印画
データを一旦スドアし、その読出しのためにアドレス指
定を順方向および逆方向にブロック順次的に交互に行う
構成に比べて、構成を簡略化することができ、またその
印画データの並び換えを必要としないので、印画速度を
向上することができる。

実施例第１図は、本発明の一実施例の全体のブロック図である
。この画像形成袋：は印画手段７０に含まれている発光
ダイオードｌｐｌ〜ｌρ６４；・・・；４０ｐ１〜４０
ｐ６４をその配列順に第１図の左方から右方にブロック
毎に順次的にダイナミックドライブし、これによってそ
の発光ダイオードの配列方向（第１図の左右方向）に対
して直交する方向く第１図の上下方向）に搬送される感
光体を露光し、画像を形成する。

第２図は、この印画手段７０の簡略化した平面図である
１発光ダイオードミル１〜１ｐ６４；・・・；４０ｐ１
〜４０Ｐ６４は、合計６４個ずつの発光ダイオード毎に
、１つのブロックを構成し、これらのブロックは参照符
Ａ１〜Ａ４０で示されている。

第３図は、この印画手段７０の簡略化した平面図である
。各ブロックＡ１−Ａ４０毎に電極である共通信号ライ
ンＶＫ１〜ＶＫ４０が形成されている。

第４図はこの印画手段７０の一部の斜視図であり、第５
図は第２図の切断面線■−■から見た断面図である。基
板２１はセラミックおよびガラスなどの電気絶縁性材料
から成り、その表面に個別信号ライン１１〜１６４がジ
グザグに、ないしはクランク状に形成されている。これ
らの個別信号ライン１１〜１６４は、隣接する各ブロッ
ク、たとえばＡＩ、Ａ２の対称面Ｓｙ（第２図参照）に
関して第２図の左右に対称な位置にある発光ダイオード
、たとえばｌｐｌ、２ｐ６４の一方端子が接続され、ま
たその対称な位置にある発光ダイオードｉｐ２．２ｐ６
３の一方端子がそれぞれ接続される。

基板２１において、個別信号ライン！１〜１６４には部
分的に電気絶縁７１２８が形成されており、その上に共
通信号ラインＶＫＩ〜ＶＫ４０が形成される。これらの
共通信号ラインＶＫ１〜ＶＫ４０は、各ブロックＡ１−
Ａ４０毎の発光ダイオードＩＰ１〜ＩＰ６４；・・・４
０Ｐ１〜４０Ｐ６４の他方端子が共通に接続される。

第５図に明らかに示されるように、発光ダイオードＩＰ
２と個別信号ライン１２とはボンディングワイヤ３３に
よって相互に接続される。その他の発光ダイオードに関
しても、同様な構成となっている。

共通電極ＶＫＩ〜ＶＫ４０は、可撓性フィルム３６の一
表面に形成された導体３４に個別的に電気的に接続され
る。

再び第１図を参照して、印画手段７０を駆動するための
駆動手段ＤＲは、基板２１上に設けられ、この駆動手段
ＤＲは処理回路７３から出力される順次的な印画データ
に基づいて、印画手段７０の各発光ダイオードＩＰ１〜
ＩＰ６４；・・・；４０Ｐ１〜４０Ｐ６４を、その配列
方向に第１図の左から右にブロック毎に順次的に駆動す
る。

駆動手段ＤＲでは、各ブロックＡ１−Ａ４０毎の発光ダ
イオードに個別的に対応するメモリ素子であるＤ形フリ
ップフロップＦ１〜Ｆ６４が設けられる。処理回路７３
からライン７４を介する印画データＤＡは、バッファ７
５からライン７６を経て、第１スイッチング素子７７か
ら初段の７リツプフロツプＦ６４の入力端子に与えられ
る。フリップフロップＦ６４の出力Ｑはさらに、第１ス
イッチング素子７８を経て次段のフリップフロップＦ６
３の入力端子に与えられ、以下同様にして、第１スイッ
チング素子７９〜８２が設けられる。

またライン７６を介する印画データは、終段のフリップ
フロップＦ１の入力に第２スイッチング素子８３を介し
て与えられ、この終段のフリップフロラ１Ｆ１の出力Ｑ
は１つ前の段のメモリ素子Ｆ２の入力に第２スイッチン
グ素子８４を介して与えられ、以下同様にして第２スイ
ッチング素子８５〜８８がそれぞれ設けられる。

フリップフロップＦ１〜Ｆ６４の各出力は、ラッチ回路
８９に備えられるＤ形フリップフロップし１〜Ｌ６４の
入力にそれぞれ与えられる。これらのフリップフロップ
し１〜Ｌ６４は、処理回路７３からライン９ｏに与えら
れるラッチ信号ＬＡが反転回路９１からライン９２を介
して与えられることによって、ラッチ動作を行う、ラッ
チ回路８９の各フリップフロップし１〜Ｌ６４の出力は
ＡＮＤゲート０１〜Ｇ６４の一方の入力にそれぞれ与え
られ、これらのＡＮＤゲートＧ１〜Ｇ６４の出力は電流
源ＰＷ１〜ＰＷ６４に与えられる。

電流源ＰＷＩ〜ＰＷ６４は個別信号ライン１１〜１６４
を一方電位として電流を供給し、こうして発光ダイオー
ドの駆動用電力が供給される。

ＡＮＤゲート９４には、処理回路７３から能動化信号Ｅ
ＮＢがライン９５および反転回路９６を経て与えられ、
このＡＮＤゲート９４にはまた電源投入後にハイレベル
となる信号ＥＯが処理回路７３からライン９７を経て与
えられる。ＡＮＤゲート９４の出力は、ライン９８がら
ＡＮＤゲートＧ１〜Ｇ６４の他方の入力に与えられる。

切換え信号発生源１００は、ＪＫフリップフロップ１０
１を有し、その真理値表は第１表のとおりである。

第　　１　　表ここでフリップフロップ１０１の入力端子Ｊ。

Ｋは電源に接続され、常時ハイレベルとされる。

クリア入力端子ＣＬＲには、能動化信号ＥＮＢがライン
９５から反転回路１０２を経て与えられる。

またクロック入力端子ＣＫにはラッチ信号ＬＡが入力さ
れる。出力端子Ｑがら出力は、バッファ１０３から切換
え信号としてライン１０４を介して、第１スイッチング
素子７７〜８２にそれぞれ与えられ、これらの第１スイ
ッチング素子７７〜８２はライン１０４からハイレベル
の信号が与えられることによって導通し、ローレベルの
信号が与えられることによって遮断する。バッファ１０
３からの切換え信号は、反転回路１０５によって反転さ
れ、ライン１０６から、反転されたもう１つの切換え信
号として第２スイッチング素子８３〜８８にそれぞれ与
えられ、このライン１０６の反転切換え信号がハイレベ
ルであるとき、これらの第２スイッチング素子８３〜８
８が導通し、ローレベルであるとき遮断する。

各ブロックＡ１−Ａ４０毎の発光ダイオードは、共通信
号ラインＶＫＩ〜ＶＫ４０を経て、スイッチＳＷ１〜５
Ｗ４０にそれぞれ接続され、これらのスイッチＳＷＩ〜
５Ｗ４０は接地電位に接続される、ラッチ信号ＬＡはラ
イン１０７を経てブロック切換え回路１０８に与えられ
る。このブロック切換え回路１０８はラッチ信号ＬＡに
応答し、ラインＣ１〜Ｃ４０からスイッチＳＷＩ〜５Ｗ
４０にブロック切換え信号を与え、これによって各ブロ
ックＡ１〜Ａ４０のスイッチＳＷＩ〜５Ｗ４０を１つず
つ順次的に導通させる。

第６図を参照して、印画手段７０および駆動手段ＤＲの
動作を説明する。画像形成の開始のために、処理回路７
３はライン９７にハイレベルの信号を与えるとともに、
能動化信号ＥＮＢを第６図（１）で示されるようにハイ
レベルからローレベルとし、これによってＡＮＤゲート
９４からライン９８に導出される信号はハイレベルとな
り、画像形成開始可能となる。また切換え信号発生源１
００のフリップフロップ１０１はＥＮＢ信号がハイレベ
ル時に反転回路１０２を通過するためローレベルとなり
、クリアされ、その出力Ｑはハイレベルに保持される。

ＥＮＢ信号がローレベルになると反転回路で反転され、
出力Ｑはクロックでトグル状態となる。この状態でフリ
ップフロップ１０１はクロック入力端子ＣＫにラッチ信
号ＬＡを受付けることができる状態となる。フリップ１
０１の出力Ｑの波形、したがってライン１０４の波形は
、第６図（２）に示されており、その出力Ｑがハイレベ
ルであることによって、第１スイッチング素子７７〜８
２が導通したままとなっている。

そこで、処理回路７３から６４の印画データＤＡが第６
図（３）で示されるように直列ビットで順次的にライン
７４に導出されて転送可能状態となり、処理回路７３か
らライン１０９を介して導出される第６図（４ンで示さ
れるクロック信号ＣＬＫに同期して動作するフリップ７
０ツ１Ｆ１〜Ｆ６４では、発光ダイオードのデータを、
１ブロック分、合計６４ドツト分、フリップフロップＦ
６４からフリップフロップＦ１に第１図の左方から右方
に転送されてストアされる。こうして１ブロック分の印
画データが転送された後には、第６図（５）で示される
ようにラッチ信号ＬＡが処理回路７３から与えられ、こ
れによってラッチ回路８９のフリップフロップし１〜Ｌ
６４にはフリップフロップＦ１〜Ｆ６４の印画データが
並列で転送されてラッチされる。

このラッチ信号ＬＡは、切換え信号発生源１００のフリ
ップフロップ１０１のクロック入力端子ＣＫに与えられ
、そのラッチ回路ＬＡの立下り縁で出力Ｑがハイレベル
からローレベルに切換わる。

そのため第１スイッチング素子７７〜８２は遮断し、第
２スイッチング素子８３〜８８が導通し、フリップフロ
ップＦ１〜Ｆ６４に第１図の右方から左方に順に入力可
能な状態に切換わる。そこでブロック切換え信号１０８
はラッチ信号ＬＡに応答し、第６図（６）で示されるブ
ロック切換え信号をラインＣ１を介してスイッチＳＷＩ
に与えて、これによってラインＣ１がローレベルの期間
Ｗ１中、スイッチＳＷＩが導通する。このようにして、
第１ブロックＡ１に含まれている発光ダイオード１Ｐ１
〜ＩＰ６４は、電流源ＰＷＩ　〜ＰＷ６４からの電流に
よって電力付勢されて点灯し、印画が行われる。このス
イッチＳＷＩが導通している期間Ｗ１において、処理回
路７３がらの第２ブロックＡ２のための印画データＤＡ
がライン７４に導出され、第２スイッチング素子８３〜
８８を経て、フリップフロップＦ１〜Ｆ６４にこの順に
ストアされる。この第２ブロックＡ２の発光ダイオード
２Ｐ１の印画データはフリップ７０ツブＦ１にストアさ
れ、また発光ダイオード２Ｐ６４の印画データはフリッ
プフロップＦ６４にストアされる。

そこで次にラッチ信号ＬＡが発生されることによって、
ブロック切換え信号発生回路１０８はラインＣ２に第６
図（７）で示されるローレベルの信号を導出してスイッ
チＳＷ２を導通させ、第２ブロックＡ２の発光ダイオー
ド２Ｐ１〜２Ｐ６４がラッチ回路８９の出力に基づいて
電力付勢される。

このようにして、第１ブロックＡ１の発光ダイオードＩ
Ｐ１〜ＩＰ６４が電力付勢されている期間中に、第２ブ
ロックＡ２の発光ダイオード２Ｐ１〜２Ｐ６４の印画デ
ータがフリップフロップＦ１〜Ｆ６４にストアされ、こ
のような動作が繰返されて、全てのブロックＡ１〜Ａ４
０の発光ダイオードの順次的な駆動が行われる。第６図
（８）は、ブロックＡ３のためのラインＣ３からスイッ
チＳＷ３に与えられてスイッチＳＷ３を導通する信号を
示す。

本発明は、発光ダイオードを用いた画像形成装置に関連
して実施されるだけでなく、発光ダイオードに代えて、
発熱抵抗体を用いたサーマルヘッドを備える画像形成装
置などに関連してもまた実施することができ、その他の
構造を有する印画素子を用いて本発明を実施することが
できる。

発明の効果以上のように本発明によれば、構成が簡略化され、安価
に実現され、また印画速度を向上することが可能になる
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は印画
手段７０の構成を簡略化して示す平面図、第３図は印画
手段７０の構成をさらに簡略化して示す平面図、第４図
は印画手段７０の一部の斜視図、第５図は第２図の切断
面線Ｖ−■から見た断面図、第６図は動作を説明するた
めの波形図である。７１・・・印画手段、７３・・・処理回路、７７〜８２
・・・第１スイッチング素子、８３〜８８・・・第２ス
イッチング、８９・・・ラッチ回路、１００・・・切換
え信号発生源、１０１・・・ＪＫフリップフロップ、１
０８・・・ブロック切換え信号発生回路、Ａ１−Ａ４０
・・・ブロック、ＩＰＩ〜ＩＰ６４；・・・；４０Ｐ１
〜４０Ｐ６４・・・発光ダイオード、１１〜１６４・・
・個別信号ライン、ＶＫＩ〜ＶＫ４０・・・共通信号ラ
イン、Ｆ１〜Ｆ６４．Ｌｌ〜Ｌ６４・・・フリップフロ
ップ

Claims

【特許請求の範囲】

（１）複数の印画素子が一列に配列されるとともに複数
のブロックに区分され、隣接する各ブロックの対称な位
置にある印画素子の一方端子が個別信号ラインにそれぞ
れ接続され、印画素子の他方端子が各ブロック毎に共通
信号ラインに接続された印画手段と、１ブロックに含まれる複数の各印画素子に個別的に対応
して設けられ、ストア出力を印画素子の前記一方端子に
与えて予め定めた一方電位とするための複数のメモリ素
子と、印画手段の各印画素子に与えるべき印画データをその印
画素子の配列順に、順次的に出力するデータ発生源と、前段のメモリ素子の出力を、次段のメモリ素子の入力に
与え、初段のメモリ素子の入力には、データ発生源から
の印画データを与える第１スイッチング素子と、後段のメモリ素子の出力を、１つ前の段のメモリ素子の
入力に与え、終段のメモリ素子の入力には、データ発生
源からの印画データを与える第２スイッチング素子と、データ発生源から発生されている印画データに対応する
ブロックの共通信号ラインを、ブロック順次的に、予め
定める他方電位とする手段と、データ発生源から発生さ
れる印画データの各ブロック分毎に、切換え信号を第１
および第２スイッチング素子に与えて、メモリ素子への
ストア順序を、ブロック毎に交互に切換え、これによっ
て印画素子をその配列順に電力付勢させる切換え信号発
生源とを含むことを特徴とする画像形成装置。
（２）メモリ素子と印画素子との間に介在され、そのメ
モリ素子の出力をラッチして印画素子の前記一方端子に
与えるラッチ回路と、該ラッチ回路のストア出力を印画素子に与えている期間
中に、次に印画すべきブロックの印画データをメモリ素
子に与える手段とを含むことを特徴とする特許請求の範
囲第１項記載の画像形成装置。