JPH03117917A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH03117917A JPH03117917A JP1256478A JP25647889A JPH03117917A JP H03117917 A JPH03117917 A JP H03117917A JP 1256478 A JP1256478 A JP 1256478A JP 25647889 A JP25647889 A JP 25647889A JP H03117917 A JPH03117917 A JP H03117917A
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- 238000006243 chemical reaction Methods 0.000 claims description 45
- 238000010586 diagram Methods 0.000 description 19
- 102100026038 Lens fiber membrane intrinsic protein Human genes 0.000 description 4
- 101710115990 Lens fiber membrane intrinsic protein Proteins 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産３ＬＬの玉団Ｌ１■−
本発明は論理集積回路に関し、特に０゛、“１”、４２
′の３値の入力に応じて動作する３値ＡＮＤ回路及び３
値ＯＲ回路に関する。
′の３値の入力に応じて動作する３値ＡＮＤ回路及び３
値ＯＲ回路に関する。
従来二皮亙
従来のロジック回路は、２値ロジツクが主流であり、ロ
ジック信号レベルとしては“１”と“Ｏ”しかない。
ジック信号レベルとしては“１”と“Ｏ”しかない。
第７図の（Ａ）は従来の２値２人力ＡＮＤ回路の回路図
、（Ｂ）は（Ａ）２値２人力ＡＮＤ回路の真理値表であ
る。第７図（Ａ）において、Ｔ６は電源端子ｓ ａ＋
ｂは入力端子で、ｄは出力端子である。
、（Ｂ）は（Ａ）２値２人力ＡＮＤ回路の真理値表であ
る。第７図（Ａ）において、Ｔ６は電源端子ｓ ａ＋
ｂは入力端子で、ｄは出力端子である。
ＶＤＤ電圧が供給される電源端子Ｔ６とアース間には、
ＰチャネルＭＯ８型トランジスタＭＰ（以下ＭＰという
）１１とＮチャネルＭＯ３型トランジスタＭＮ（以下Ｍ
Ｎという）１１とを直列接続した回路と、ＭＰ１２及び
ＭＰ １３の並列回路にＭＮ １２とＭＮ１３が直列接
続された回路とが並列に接続されている。ＭＰ１２及び
ＭＮ １２のゲートは入力端子ａに接続され、ＭＰ１３
及びＭＮ１３のゲートが入力端子すに接続され、ＭＰｌ
ｌ及びＭＮＩＩのドレインが出力端子Ｃに接続されてい
る。さらに、ＭＰ１２．ＭＰ１３．ＭＮ１２のドレイン
は、ＭＰｌｌとＭＮＩＩのゲートに接続されている。
ＰチャネルＭＯ８型トランジスタＭＰ（以下ＭＰという
）１１とＮチャネルＭＯ３型トランジスタＭＮ（以下Ｍ
Ｎという）１１とを直列接続した回路と、ＭＰ１２及び
ＭＰ １３の並列回路にＭＮ １２とＭＮ１３が直列接
続された回路とが並列に接続されている。ＭＰ１２及び
ＭＮ １２のゲートは入力端子ａに接続され、ＭＰ１３
及びＭＮ１３のゲートが入力端子すに接続され、ＭＰｌ
ｌ及びＭＮＩＩのドレインが出力端子Ｃに接続されてい
る。さらに、ＭＰ１２．ＭＰ１３．ＭＮ１２のドレイン
は、ＭＰｌｌとＭＮＩＩのゲートに接続されている。
第７図（Ｂ）よりわかるように、第７図（Ａ）のＡＮＤ
回路は、２ｂｉｔの入力信号ａ、 ｂから成る４種類の
入力データを判断して動作し、ａ＝ｂ＝１の時のみｃ＝
１となり、その他の入力信号の組み合わせではＣ＝Ｏと
なる。
回路は、２ｂｉｔの入力信号ａ、 ｂから成る４種類の
入力データを判断して動作し、ａ＝ｂ＝１の時のみｃ＝
１となり、その他の入力信号の組み合わせではＣ＝Ｏと
なる。
第７図の（Ｃ）は従来の２値３人力ＡＮＤ回路の回路図
、（Ｄ）は（Ｃ）の真理値表である。第７図（Ｃ）のＴ
７は電源端子、ａ＋ ｔ）＋ ｄは入力端子で、Ｃは
出力端子である。この２値３人力ＡＮＤ回路は、第７図
（Ａ）の２値２人力ＡＮＤ回路のＭＰ１２．ＭＰ１３の
並列回路に、さらにＭＰ１４を並列接続するとともに、
ＭＮ１３にＭＮ１４を直列接続して、両ＭＰ１４．ＭＮ
１４のゲートを入力端子ｄに接続した点を除いては第７
図（Ａ）と同様であるため、同一部分には同一参照符号
を付してその説明を省略する。
、（Ｄ）は（Ｃ）の真理値表である。第７図（Ｃ）のＴ
７は電源端子、ａ＋ ｔ）＋ ｄは入力端子で、Ｃは
出力端子である。この２値３人力ＡＮＤ回路は、第７図
（Ａ）の２値２人力ＡＮＤ回路のＭＰ１２．ＭＰ１３の
並列回路に、さらにＭＰ１４を並列接続するとともに、
ＭＮ１３にＭＮ１４を直列接続して、両ＭＰ１４．ＭＮ
１４のゲートを入力端子ｄに接続した点を除いては第７
図（Ａ）と同様であるため、同一部分には同一参照符号
を付してその説明を省略する。
第７図（Ｄ）よりわかるように、第７図（Ｃ）のＡＮＤ
回路は、３ｂｉｔの入力信号ａ、 ｂ、 ｄから成
る８種類の入力データを判断して動作し、ａ＝ｂ＝ｄ＝
２の時のみｃ＝１となり、その他の入力信号の組み合わ
せではＣ＝Ｏとなる。
回路は、３ｂｉｔの入力信号ａ、 ｂ、 ｄから成
る８種類の入力データを判断して動作し、ａ＝ｂ＝ｄ＝
２の時のみｃ＝１となり、その他の入力信号の組み合わ
せではＣ＝Ｏとなる。
第７図の（Ｅ）は従来の２値２人力ＯＲ回路の回路図、
（Ｆ）は（Ｅ）の２値２人力ＯＲ回路の真理値表である
。第７図（Ｅ）においてＴ８は電源端子、ａ＋ ｂは入
力端子で、Ｃは出力端子である。
（Ｆ）は（Ｅ）の２値２人力ＯＲ回路の真理値表である
。第７図（Ｅ）においてＴ８は電源端子、ａ＋ ｂは入
力端子で、Ｃは出力端子である。
この２値２人力ＯＲ回路は、電源端子Ｔ８とアース間に
ＭＰ１５とＭＮ１５の直列回路を接続するとともに、Ｍ
Ｐ１６とＭＰ１７の直列回路にＭＰＩＪ１６及びＭＮ
１７の並列回路を直列接続している。ＭＰ１６とＭＮ
１６のゲートは、入力端子ａに接続されている。ＭＰ１
７とＭＮ１７のゲートは、入力端子すに接続されている
。ＭＰ １５とＭＮ１５のドレイン同士の接続点は出力
端子Ｃに接続されている。そして、ＭＮ１６及びＭＮ
１７の共通ドレインは、ＭＰ１５及びＭＮ１５のゲート
に接続されている。
ＭＰ１５とＭＮ１５の直列回路を接続するとともに、Ｍ
Ｐ１６とＭＰ１７の直列回路にＭＰＩＪ１６及びＭＮ
１７の並列回路を直列接続している。ＭＰ１６とＭＮ
１６のゲートは、入力端子ａに接続されている。ＭＰ１
７とＭＮ１７のゲートは、入力端子すに接続されている
。ＭＰ １５とＭＮ１５のドレイン同士の接続点は出力
端子Ｃに接続されている。そして、ＭＮ１６及びＭＮ
１７の共通ドレインは、ＭＰ１５及びＭＮ１５のゲート
に接続されている。
第７図（Ｆ）よりわかるように、第７図（Ｅ）のＯＲ回
路は、２ｂｉｔの入力信号ａｔｂから成る４種類の入力
データを判断して動作し、ａ＋ｂいずれかが１の時にｃ
＝１となりＮ ａ ＝ ｂ ＝ Ｏの時Ｃ＝Ｏとなる。
路は、２ｂｉｔの入力信号ａｔｂから成る４種類の入力
データを判断して動作し、ａ＋ｂいずれかが１の時にｃ
＝１となりＮ ａ ＝ ｂ ＝ Ｏの時Ｃ＝Ｏとなる。
第７図の（Ｇ）は従来の２値３人力ＯＲ回路、（Ｈ）は
（Ｇ）の２値３人力ＯＲ回路の真理値表である。第７図
（Ｇ）のＴ９は電源端子、ａ、ｂ。
（Ｇ）の２値３人力ＯＲ回路の真理値表である。第７図
（Ｇ）のＴ９は電源端子、ａ、ｂ。
ｄは入力端子、Ｃは出力端子である。
この２値３人力ＯＲ回路は、第７図（Ｅ）の２値２人力
ＯＲ回路のＭＰ１７にＭＰ １８を直列接続するととも
に、ＭＮ１６及びＭＮ１７の並列回路にさらにＭＮ１８
を並列接続して、両ＭＰ １８及びＭＮ１８のゲートを
入力端子ｄに接続した点を除いては第７図（Ｅ）と同一
であるため、同一部分には同一符号を付してその説明を
省略する。
ＯＲ回路のＭＰ１７にＭＰ １８を直列接続するととも
に、ＭＮ１６及びＭＮ１７の並列回路にさらにＭＮ１８
を並列接続して、両ＭＰ １８及びＭＮ１８のゲートを
入力端子ｄに接続した点を除いては第７図（Ｅ）と同一
であるため、同一部分には同一符号を付してその説明を
省略する。
第７図（Ｈ）よりわかるように、第７図（Ｇ）のＯＲ回
路は、３ｂｉｔの入力信号ａ、ｂ、ｄから成る８種類の
入力データを判断して動作し、ａ。
路は、３ｂｉｔの入力信号ａ、ｂ、ｄから成る８種類の
入力データを判断して動作し、ａ。
ｂ、ｄのいずれかが１の時にｃ＝１となり、ａ＝ｂ＝ｄ
＝ｏでＣ＝Ｏとなる。
＝ｏでＣ＝Ｏとなる。
以上説明したように、従来の２値論理によるＡＮＤ回路
やＯＲ回路において、データの種類を増やすためには、
入力信号のｂｉｔ数を増やす必要があり、Ｎｂ １ ｔ
の入力信号で２Ｎ種類のデータを表すことができる。
やＯＲ回路において、データの種類を増やすためには、
入力信号のｂｉｔ数を増やす必要があり、Ｎｂ １ ｔ
の入力信号で２Ｎ種類のデータを表すことができる。
また、第７図（Ａ）（Ｃ）（Ｅ）（Ｇ）の出力端子Ｃの
出力はいずれも１ｂｔｔであり、出力データの種類は“
１”と“Ｏ”の２種類である。
出力はいずれも１ｂｔｔであり、出力データの種類は“
１”と“Ｏ”の２種類である。
−〇 （４−１よ ゛ ４−ｒ′上記の従
来の２値ＡＮＤ回路及び２値ＯＲ回路は、データの種類
を増やすためには入力信号のデータｂｉｔ数を増やす必
要がでて（る。データｂｉｔ数を増やすと集積回路チッ
プ上でのデータ配線数及びデータ端子数が増加し、集積
回路チップの面積の増加を招き、コスト増大となってし
まう欠点かあった。
来の２値ＡＮＤ回路及び２値ＯＲ回路は、データの種類
を増やすためには入力信号のデータｂｉｔ数を増やす必
要がでて（る。データｂｉｔ数を増やすと集積回路チッ
プ上でのデータ配線数及びデータ端子数が増加し、集積
回路チップの面積の増加を招き、コスト増大となってし
まう欠点かあった。
そこで、この発明はデータの種類が増えてもデータ配線
数とデータ端子数の増加をおさえられる３値ロジツクの
論理集積回路を提供することを目的とする。
数とデータ端子数の増加をおさえられる３値ロジツクの
論理集積回路を提供することを目的とする。
１ ・−こめの−・
この発明は、上記の課題を解決するために、少なくとも
２つの３値レベル変換回路と、６“Ｏ”′・“１”出力
回路または“０”・“２”出力回路とを存する３値ＡＮ
Ｄ回路または３値ＯＲ回路で構成されている。
２つの３値レベル変換回路と、６“Ｏ”′・“１”出力
回路または“０”・“２”出力回路とを存する３値ＡＮ
Ｄ回路または３値ＯＲ回路で構成されている。
１皿
上記の構成によると、データの種類が増加してもデータ
線の増加がおさえられる。例えば、従来の２値回路では
、８本のデータ線で２８＝２５８種類のデータしか送受
できないのに対し、本発明では８本のデータ線で３８＝
６５６１種類のデータを送受でき、集積回路のチップ増
大を防止できる。
線の増加がおさえられる。例えば、従来の２値回路では
、８本のデータ線で２８＝２５８種類のデータしか送受
できないのに対し、本発明では８本のデータ線で３８＝
６５６１種類のデータを送受でき、集積回路のチップ増
大を防止できる。
災血阻
次に、本発明の実施例について図面を参照して説明する
。実施例ではＯ（Ｖ）が“０”、１／２ＶＤＤ（Ｖ）が
“１”、ＶＤＤ（Ｖ）が“２”に対応するものとする。
。実施例ではＯ（Ｖ）が“０”、１／２ＶＤＤ（Ｖ）が
“１”、ＶＤＤ（Ｖ）が“２”に対応するものとする。
第１図は本発明の第１の実施例の３値２人力ＡＮＤ回路
の回路図でる。
の回路図でる。
本実施例の３値ＡＮＤ回路は、２つの３値レベル変換回
路ＩＡ、ＩＢと、１つの“０′”・“２”出力回路２と
で構成されている。
路ＩＡ、ＩＢと、１つの“０′”・“２”出力回路２と
で構成されている。
第２図（Ａ）は本実施例の真理値表で、（Ｂ）は３値レ
ベル変換回路ＬＡ、ＩＢの真理値表で、（Ｃ）は（Ｂ）
の変換サイクルを図式化したものであり、（Ｄ）は本実
施例の流れ図である。最初に本実施例を構成する３値レ
ベル変換回路ＩＡ。
ベル変換回路ＬＡ、ＩＢの真理値表で、（Ｃ）は（Ｂ）
の変換サイクルを図式化したものであり、（Ｄ）は本実
施例の流れ図である。最初に本実施例を構成する３値レ
ベル変換回路ＩＡ。
１Ｂについて説明する。
３値レベル変換器ＬＡ、ＩＢは、それぞれ“０”識別・
“１”出力回路３と、２”値出力回路より構成される３
・“２”出力回路４と、“１”・“２”識別回路５とで
構成されている。
“１”出力回路３と、２”値出力回路より構成される３
・“２”出力回路４と、“１”・“２”識別回路５とで
構成されている。
“０”識別・“１”出力回路３は、ソースが半値電圧で
ある１／２ＶＤＤが供給されている電源端子Ｔ１に接続
され、ゲートが３値ロジツクレベルの入力電圧端子Ｇ１
に接続され、ドレインが入力電圧に対応する３値ロジツ
クレベルの出力端子０ＵＴＩに接続されているＭＢ６を
有する。
ある１／２ＶＤＤが供給されている電源端子Ｔ１に接続
され、ゲートが３値ロジツクレベルの入力電圧端子Ｇ１
に接続され、ドレインが入力電圧に対応する３値ロジツ
クレベルの出力端子０ＵＴＩに接続されているＭＢ６を
有する。
“１パ φ“２′識別回路５は、全値電圧のＶＤＤが供
給されている電源端子Ｔ３がＭＰＩ、ＭＢ２、Ｍ２Ｓの
共通ソース端子ＣＤ３に接続され、ＭＢ２．Ｍ２Ｓのド
レインにはそれぞれＭＨＩ。
給されている電源端子Ｔ３がＭＰＩ、ＭＢ２、Ｍ２Ｓの
共通ソース端子ＣＤ３に接続され、ＭＢ２．Ｍ２Ｓのド
レインにはそれぞれＭＨＩ。
ＭＮ２のドレイン接続され、ＭＨＩ、ＭＮ２の共通ソー
ス端子Ｃ８３には、ＭＮ３のドレインが接続され、ＭＮ
３のソースは接地され、ＭＮ２．ＭＮ３のゲートは３値
ロジツクレベルの入力電圧端子Ｇ１に接続されている。
ス端子Ｃ８３には、ＭＮ３のドレインが接続され、ＭＮ
３のソースは接地され、ＭＮ２．ＭＮ３のゲートは３値
ロジツクレベルの入力電圧端子Ｇ１に接続されている。
ＭＰＩのドレイン２はそのゲートとともにＭＨＩのゲー
トに接続されている。前記ＭＰ２．ＭＰ３のゲートは一
括してＭＢ２のドレインに接続されている。そして、Ｍ
２ＳとＭＮ２のドレインＤ３に識別電圧を発生させる。
トに接続されている。前記ＭＰ２．ＭＰ３のゲートは一
括してＭＢ２のドレインに接続されている。そして、Ｍ
２ＳとＭＮ２のドレインＤ３に識別電圧を発生させる。
“０゛′・“２”出力回路４は、全値電圧であるｖＤＤ
カ供給さレル電源端子Ｔ２が、ＭＢ４．ＭＢ５の共通ソ
ースＣＤ２＋で接続され、ＭＢ４．ＭＢ５のドレインに
はそれぞれＭＮ４．ＭＮ５のドレインが接続され、ＭＮ
４．ＭＮ５の共通ソース端子Ｃ３２にはＭＮ６のドレイ
ンが接続され、ＭＮ６のソースは接地されている。ＭＢ
５．ＭＢ６のゲートは、−括してＭＢ４のドレインに接
続されている。ＭＮ４のゲートは、前記″１”・“２”
識別回路５の識別信号出力端子Ｄ３に接続されている。
カ供給さレル電源端子Ｔ２が、ＭＢ４．ＭＢ５の共通ソ
ースＣＤ２＋で接続され、ＭＢ４．ＭＢ５のドレインに
はそれぞれＭＮ４．ＭＮ５のドレインが接続され、ＭＮ
４．ＭＮ５の共通ソース端子Ｃ３２にはＭＮ６のドレイ
ンが接続され、ＭＮ６のソースは接地されている。ＭＢ
５．ＭＢ６のゲートは、−括してＭＢ４のドレインに接
続されている。ＭＮ４のゲートは、前記″１”・“２”
識別回路５の識別信号出力端子Ｄ３に接続されている。
ＭＮ５のゲートは、前記“０”、識別争“１”出力回路
３の１／２ＶＤＤが供給される電源端子Ｔ１に接続され
ている。さらに、ＭＮ６のゲートは、３値ロジツクレベ
ルの入力端子Ｇ１に接続されている。そして一方の３値
レベル変換回路ＩＡの入力電圧端子Ｇ１は入力端子ａに
接続され、他方の３値レベル変換回路ＩＢの入力電圧端
子Ｇ１は入力端子すに接続されている。
３の１／２ＶＤＤが供給される電源端子Ｔ１に接続され
ている。さらに、ＭＮ６のゲートは、３値ロジツクレベ
ルの入力端子Ｇ１に接続されている。そして一方の３値
レベル変換回路ＩＡの入力電圧端子Ｇ１は入力端子ａに
接続され、他方の３値レベル変換回路ＩＢの入力電圧端
子Ｇ１は入力端子すに接続されている。
ここで、３値ロジツクレベルの入力電圧端子Ｇ１にＯ（
Ｖ）を入力した場合、ＭＮ３．ＭＮ６はオフし、ＭＰ５
とＭＮ５のドレインＤ１はハイインピーダンスとなる。
Ｖ）を入力した場合、ＭＮ３．ＭＮ６はオフし、ＭＰ５
とＭＮ５のドレインＤ１はハイインピーダンスとなる。
一方、ＭＰｅはオンするので、出力端子０ＵＴ１には出
力電圧として“′１”に相当する１／２ｖＤＤ（Ｖ）が
供給される。
力電圧として“′１”に相当する１／２ｖＤＤ（Ｖ）が
供給される。
また、入力電圧端子Ｇ１に入力電圧として“１”に相当
する１／２ＶＤＤ（Ｖ）を入力した場合、４１”・“２
”識別回路５の差動増幅トランジスタＭＨＩ、ＭＮ２の
オン電流差動で、ＭＰ３．ＭＮ２のドレインＤ３には１
／２ＶＤＤ（Ｖ）以上の電圧が加わる。一方、“０″Φ
“°２′出力出力４のＭＮ４．ＭＮ５のオン電流の差で
差動増幅され、出力端子０ＵＴ１に“２”に相当するＶ
ＤＤ（Ｖ）が供給される。
する１／２ＶＤＤ（Ｖ）を入力した場合、４１”・“２
”識別回路５の差動増幅トランジスタＭＨＩ、ＭＮ２の
オン電流差動で、ＭＰ３．ＭＮ２のドレインＤ３には１
／２ＶＤＤ（Ｖ）以上の電圧が加わる。一方、“０″Φ
“°２′出力出力４のＭＮ４．ＭＮ５のオン電流の差で
差動増幅され、出力端子０ＵＴ１に“２”に相当するＶ
ＤＤ（Ｖ）が供給される。
また、入力電圧端子Ｇ１に入力電圧として“２”に相当
するＶＤＤ（Ｖ）を入力した場合は、上述と同様なトラ
ンジスタの動作で出力端子０ＵＴＩに“０”に相当する
０（ｖ）が供給される。
するＶＤＤ（Ｖ）を入力した場合は、上述と同様なトラ
ンジスタの動作で出力端子０ＵＴＩに“０”に相当する
０（ｖ）が供給される。
このようにして、３値レベル変換回路ＩＡ、ＩＢは、第
２図（Ｂ）の真理値表及び第２図（Ｃ）の変換サイクル
に示すように、入力電圧端子Ｇ１への入力信号の“′０
″に対し、°“１”が出力され“２”に対し“０”が出
力されて３回変換するともとの値にもどる。このように
信号変換は０→１→２→０→１と周期的に繰り返すこと
になる。
２図（Ｂ）の真理値表及び第２図（Ｃ）の変換サイクル
に示すように、入力電圧端子Ｇ１への入力信号の“′０
″に対し、°“１”が出力され“２”に対し“０”が出
力されて３回変換するともとの値にもどる。このように
信号変換は０→１→２→０→１と周期的に繰り返すこと
になる。
“０”・“２”出力回路２は、全値電圧であるＶＤＤが
供給される電源端子Ｔ４と、一方の３値レベル変換回路
ＩＡの出力端子０ＵＴＩの出力が与えられる入力端子Ｇ
２と、他方の３値レベル変換回路ＩＢの出力端子０ＵＴ
Ｉの出力が与えられる入力端子Ｇ３と、出力端子０ＵＴ
２とを有する。
供給される電源端子Ｔ４と、一方の３値レベル変換回路
ＩＡの出力端子０ＵＴＩの出力が与えられる入力端子Ｇ
２と、他方の３値レベル変換回路ＩＢの出力端子０ＵＴ
Ｉの出力が与えられる入力端子Ｇ３と、出力端子０ＵＴ
２とを有する。
前記電源端子Ｔ４には、ＭＰ７のソースが接続され、そ
のドレインはＭＰ８のソースに接続され、そのドレイン
は並列接続されたＭＮ７．ＭＮ８の共通ドレインに接続
され、ＭＮ７．ＭＮ８のソースは接地されている。前記
ＭＰ７とＭＮ７のゲートは、入力端子Ｇ２に接続されて
いる。前記ＭＰ８とＭＮ８のゲートは、入力端子Ｇ３に
接続されている。さらにＭＰ８とＭＮ７．ＭＮ８の共通
ドレインＣ８４は、出力端子０ＵＴ２に接続されている
。
のドレインはＭＰ８のソースに接続され、そのドレイン
は並列接続されたＭＮ７．ＭＮ８の共通ドレインに接続
され、ＭＮ７．ＭＮ８のソースは接地されている。前記
ＭＰ７とＭＮ７のゲートは、入力端子Ｇ２に接続されて
いる。前記ＭＰ８とＭＮ８のゲートは、入力端子Ｇ３に
接続されている。さらにＭＰ８とＭＮ７．ＭＮ８の共通
ドレインＣ８４は、出力端子０ＵＴ２に接続されている
。
ここで、入力端子ａ、入力端子すともに“２”に相当す
るＶＤＤ（Ｖ）を入力した場合、前述したように出力端
子０ＵＴＩには“０”に相当する０（Ｖ）が供給され、
入力端子Ｇ２．Ｇ３にＯＶが供給される。この時ＭＰ７
．ＭＰ８がオンし、ＭＮ７．ＭＮ８はオフして、出力端
子０ＵＴ２に“２”に相当するＶＤＤ（Ｖ）が供給され
る。
るＶＤＤ（Ｖ）を入力した場合、前述したように出力端
子０ＵＴＩには“０”に相当する０（Ｖ）が供給され、
入力端子Ｇ２．Ｇ３にＯＶが供給される。この時ＭＰ７
．ＭＰ８がオンし、ＭＮ７．ＭＮ８はオフして、出力端
子０ＵＴ２に“２”に相当するＶＤＤ（Ｖ）が供給され
る。
また、入力端子ａ、入力端子すともに“０”に相当する
０（Ｖ）を入力した場合は、出力端子０ＵＴ１には“１
“に相当する１／２ｖＤＤ（ｖ）が供給され、入力端子
Ｇ２．Ｇ３に１／２ＶＤＤ（Ｖ）が供給される。この時
ＭＰ７．ＭＰ８はオフし、ＭＮ７．ＭＮ８はオンして、
出力端子０ＵＴ２に“０”に相当するＯ （Ｖ）が供給
される。
０（Ｖ）を入力した場合は、出力端子０ＵＴ１には“１
“に相当する１／２ｖＤＤ（ｖ）が供給され、入力端子
Ｇ２．Ｇ３に１／２ＶＤＤ（Ｖ）が供給される。この時
ＭＰ７．ＭＰ８はオフし、ＭＮ７．ＭＮ８はオンして、
出力端子０ＵＴ２に“０”に相当するＯ （Ｖ）が供給
される。
さらに、入力端子ａに“０”に相当する０（Ｖ）を入力
し、入力端子すに“１”に相当する１／２ＶＤＤ（Ｖ）
を入力した場合は、入力端子Ｇ２に“１゛に相当する１
／２ＶＤＤ（Ｖ）、入力端子Ｇ３に“２”に相当するＶ
ＤＤ（Ｖ）が供給される。この時ＭＰ７．ＭＰ８はオフ
し、ＭＮ７．ＭＮ８はオンして、出力端子０ＵＴ２に“
Ｏ”に相当する０（Ｖ）が供給される。
し、入力端子すに“１”に相当する１／２ＶＤＤ（Ｖ）
を入力した場合は、入力端子Ｇ２に“１゛に相当する１
／２ＶＤＤ（Ｖ）、入力端子Ｇ３に“２”に相当するＶ
ＤＤ（Ｖ）が供給される。この時ＭＰ７．ＭＰ８はオフ
し、ＭＮ７．ＭＮ８はオンして、出力端子０ＵＴ２に“
Ｏ”に相当する０（Ｖ）が供給される。
同様にして、入力端子ａ、 ｂに“０パ′１′”′２
”の任意の組み合わせで入力した場合は、第２図（Ａ）
にまとめたように、出力端子０ＵＴ２に信号が出力され
る。
”の任意の組み合わせで入力した場合は、第２図（Ａ）
にまとめたように、出力端子０ＵＴ２に信号が出力され
る。
この時、ａ ＝ ｂ ＝“２”′の時のみ、出力端子０
ＵＴ２に“２”が出力され、３値ＡＮＤ論理が成立して
いることがわかる。
ＵＴ２に“２”が出力され、３値ＡＮＤ論理が成立して
いることがわかる。
災血阻λ
第３図は本発明の第２の実施例の３値ＡＮＤ回路の回路
図である。
図である。
本実施例２の３値ＡＮＤ回路は、２つの３値レベル変換
回路ＩＣ，ＩＤと“０”・“１”出力回路２ｂとで構成
されている。
回路ＩＣ，ＩＤと“０”・“１”出力回路２ｂとで構成
されている。
第４図（Ａ）は本実施例２の真理値表で、（Ｂ）は３値
レベル変換回路ＩＣ，ＩＤの真理値表で、（Ｃ）は（Ｂ
）の変換サイクルを図式化したものであり、（Ｄ）は本
実施例２の流れ図である。最初に本実施例２を構成する
３値レベル変換回路ＩＣ，ＩＤについて説明する。
レベル変換回路ＩＣ，ＩＤの真理値表で、（Ｃ）は（Ｂ
）の変換サイクルを図式化したものであり、（Ｄ）は本
実施例２の流れ図である。最初に本実施例２を構成する
３値レベル変換回路ＩＣ，ＩＤについて説明する。
３値レベル変換回路ＩＱ、ｒ、ＩＤｐは、０”識別・“
２゛出力路３ｂと、４０′”・“１”出力回路４ｂと、
′１”・°“２”識別回路５とを有する。
２゛出力路３ｂと、４０′”・“１”出力回路４ｂと、
′１”・°“２”識別回路５とを有する。
“Ｏ”識別拳“２”出力回路３ｂは、第１図の“Ｏ”識
別・“１”出力回路３とほぼ同様であるが、ＭＰ６のド
レインの“０”・“１”出力回路４ｂへの接続箇所が、
後述するように、“０”識別・“１”出力回路３と相違
している。
別・“１”出力回路３とほぼ同様であるが、ＭＰ６のド
レインの“０”・“１”出力回路４ｂへの接続箇所が、
後述するように、“０”識別・“１”出力回路３と相違
している。
“Ｏ”・“１”出力回路４ｂは、ＭＰ４．ＭＰ５のゲー
トが、第１図の“°Ｏ”・“１″出力路４とは逆に、Ｍ
Ｐ５のドレインに接続されており、ＭＰ４のドレインＤ
２ｂが、前述した“０”識別φ“２”出力回路３ｂのＭ
２Ｓのドレインに接続されている点を除いては、第１図
の“０”・“１”出力回路４と同一であるため、同一部
分には同一参照符号を付してその説明を省略する。
トが、第１図の“°Ｏ”・“１″出力路４とは逆に、Ｍ
Ｐ５のドレインに接続されており、ＭＰ４のドレインＤ
２ｂが、前述した“０”識別φ“２”出力回路３ｂのＭ
２Ｓのドレインに接続されている点を除いては、第１図
の“０”・“１”出力回路４と同一であるため、同一部
分には同一参照符号を付してその説明を省略する。
“１″・“２”識別回路５は、第１図の“１′° ・“
２″識別路５と同一であるので説明を省略する。
２″識別路５と同一であるので説明を省略する。
そして、一方の３値レベル変換回路ＩＣの３値ロジツク
レベルの入力電圧端子Ｇｌｂは、一方の入力端子ａに接
続され、他方の３値レベル変換回路ＩＤの３値ロジツク
レベル入力電圧端子Ｇｌｂは、他方の入力端子すに接続
されている。
レベルの入力電圧端子Ｇｌｂは、一方の入力端子ａに接
続され、他方の３値レベル変換回路ＩＤの３値ロジツク
レベル入力電圧端子Ｇｌｂは、他方の入力端子すに接続
されている。
ここで、３値ロジツクレベルの入力電圧端子Ｇ１ｂにＯ
（Ｖ）を入力した場合、ＭＮ３．ＭＮ６はオフし、ＭＰ
５とＭＮ５のドレインＤｌｂはハイインピーダンスとな
る。一方、ＭＰ６はオンするので、出力端子０ＵＴ１ｂ
には出力電圧として“２”に相当するｔ−令Ｖ ＤＤ
（Ｖ ）が供給される。
（Ｖ）を入力した場合、ＭＮ３．ＭＮ６はオフし、ＭＰ
５とＭＮ５のドレインＤｌｂはハイインピーダンスとな
る。一方、ＭＰ６はオンするので、出力端子０ＵＴ１ｂ
には出力電圧として“２”に相当するｔ−令Ｖ ＤＤ
（Ｖ ）が供給される。
また、入力電圧として１／２ＶＤＤ（Ｖ）を入力した場
合 ｕ ｌ ＩＩ ・°“２″識別路５の差動増幅トラ
ンジスタＭＮ１．ＭＮ２のオン電流の差動で、ＭＰ３９
ＭＮ２のドレインＤ３ｂには１／２ｖＤＤ（Ｖ）以上の
電圧が加わる。一方、２”値出力回路より構成される３
・“１”出力回路４ｂのＭＮ４．ＭＮ５のオン電流の差
で差動増幅され、出力端子０ＵＴ１ｂに“０′”に相当
するＯ （Ｖ）が供給される。
合 ｕ ｌ ＩＩ ・°“２″識別路５の差動増幅トラ
ンジスタＭＮ１．ＭＮ２のオン電流の差動で、ＭＰ３９
ＭＮ２のドレインＤ３ｂには１／２ｖＤＤ（Ｖ）以上の
電圧が加わる。一方、２”値出力回路より構成される３
・“１”出力回路４ｂのＭＮ４．ＭＮ５のオン電流の差
で差動増幅され、出力端子０ＵＴ１ｂに“０′”に相当
するＯ （Ｖ）が供給される。
さらに、入力電圧としてＶＤＤ（Ｖ）を入力した場合は
、上述と同様なトランジスタの動作で出力端子０ＵＴ１
ｂｋ：“１”に相当する１／２ＶＤＤ（Ｖ）が供給され
る。
、上述と同様なトランジスタの動作で出力端子０ＵＴ１
ｂｋ：“１”に相当する１／２ＶＤＤ（Ｖ）が供給され
る。
このようにして、第３図の３値レベル変換回路ＩＣ，Ｉ
Ｄは、第４図（Ｂ）の真理値表及び第４図（Ｃ）の変換
サイクルに示すように、入力電圧“０”に対し“２”が
出力され、′１”に対し“Ｏ”が出力され、′２”に対
し“１”が出力される。３回変換するともとの値にもど
り、信号変換はＯ→２→１→０と周期的に繰り返すこと
になる。
Ｄは、第４図（Ｂ）の真理値表及び第４図（Ｃ）の変換
サイクルに示すように、入力電圧“０”に対し“２”が
出力され、′１”に対し“Ｏ”が出力され、′２”に対
し“１”が出力される。３回変換するともとの値にもど
り、信号変換はＯ→２→１→０と周期的に繰り返すこと
になる。
次に、本実施例２の３値２人力ＡＮＤ回路について説明
する。
する。
“０”Φ“１”出力回路２ｂは、半値電圧でありの出力
が与えられる入力端子Ｇ２ｂと、他方の３値レベル変換
回路１ｐの出力端子０ＵＴ１ｂの出力が与えられる入力
端子Ｇ３ｂと、出力端子０ＵＴ２ｂとを有する。そして
、内部の回路構成は第１図の“０′”・“２”出力回路
２と同一なので、同一部分には同一参照符号を付してそ
の説明を省略する。
が与えられる入力端子Ｇ２ｂと、他方の３値レベル変換
回路１ｐの出力端子０ＵＴ１ｂの出力が与えられる入力
端子Ｇ３ｂと、出力端子０ＵＴ２ｂとを有する。そして
、内部の回路構成は第１図の“０′”・“２”出力回路
２と同一なので、同一部分には同一参照符号を付してそ
の説明を省略する。
次に、第３図の実施例の３値２人力ＡＮＤ回路の動作に
ついて説明する。
ついて説明する。
まず、入力端子ａ、入力端子すともに“１”に相当する
１／２ＶＤＤ（Ｖ）を入力した場合、前述したように出
力端子０ＵＴ１ｂには“Ｏ”に相当する０（ｖ）が供給
され、入力端子Ｇ２ｂ、Ｇ３ｂに０（ｖ）が供給される
。この時、ＭＰ７．Ｍ２Ｓがオンし、ＭＮ７．ＭＮ８は
オフして、出力端子０ＵＴ２ｂに“１”に相当する１／
２ＶＤＤ（Ｖ）が供給される。
１／２ＶＤＤ（Ｖ）を入力した場合、前述したように出
力端子０ＵＴ１ｂには“Ｏ”に相当する０（ｖ）が供給
され、入力端子Ｇ２ｂ、Ｇ３ｂに０（ｖ）が供給される
。この時、ＭＰ７．Ｍ２Ｓがオンし、ＭＮ７．ＭＮ８は
オフして、出力端子０ＵＴ２ｂに“１”に相当する１／
２ＶＤＤ（Ｖ）が供給される。
また、入力端子ａ、入力端子すともに“０”に相当する
Ｏ （Ｖ）を入力した場合は、出力端子０ＵＴＩには“
２”に相当するＶＤＤ（Ｖ）が出力され、入力端子Ｇ
２ ｂ、 Ｇ ３ ｂ ？：ＶＤＤ （Ｖ） カ供給さ
れる。この時、ＭＰ７．ＭＰ８はオフし、ＭＮ７、ＭＮ
８はオンして、出力端子０ＵＴ２に１“０′ゝに相当す
る０（ｖ）が供給される。
Ｏ （Ｖ）を入力した場合は、出力端子０ＵＴＩには“
２”に相当するＶＤＤ（Ｖ）が出力され、入力端子Ｇ
２ ｂ、 Ｇ ３ ｂ ？：ＶＤＤ （Ｖ） カ供給さ
れる。この時、ＭＰ７．ＭＰ８はオフし、ＭＮ７、ＭＮ
８はオンして、出力端子０ＵＴ２に１“０′ゝに相当す
る０（ｖ）が供給される。
さらに、入力端子ａに“０″に相当するＯ （Ｖ）を入
力し、入力端子すに“１″に相当する１／２ＶＤＤ（Ｖ
）を入力した場合は、入力端子Ｇ２ｂに“２”に相当す
るＶＤＤ （Ｖ） 、入力端子Ｇ３ｂに“０′”に相当
する０（Ｖ）が供給される。この時ＭＰ７．ＭＰ８はオ
フし、ＭＮ７．ＭＮ８はオンして、出力端子０ＵＴ２に
６“０”に相当する０（Ｖ）が供給される。
力し、入力端子すに“１″に相当する１／２ＶＤＤ（Ｖ
）を入力した場合は、入力端子Ｇ２ｂに“２”に相当す
るＶＤＤ （Ｖ） 、入力端子Ｇ３ｂに“０′”に相当
する０（Ｖ）が供給される。この時ＭＰ７．ＭＰ８はオ
フし、ＭＮ７．ＭＮ８はオンして、出力端子０ＵＴ２に
６“０”に相当する０（Ｖ）が供給される。
同様にして入力端子ａ＋ｂに“０”１′″２”に相当す
るＯ （Ｖ）、１／２ＶＤＤ（Ｖ）、ＶＤＤ（Ｖ）を適
宜組み合わせて入力した場合は、第４図（Ａ）の真理値
表にまとめたように、出力端子０ＵＴ２ｂに信号が出力
される。
るＯ （Ｖ）、１／２ＶＤＤ（Ｖ）、ＶＤＤ（Ｖ）を適
宜組み合わせて入力した場合は、第４図（Ａ）の真理値
表にまとめたように、出力端子０ＵＴ２ｂに信号が出力
される。
この時ａ＝ｂ＝“１パの時のみ、出力端子０ＵＴ２ｂに
“１”が出力され、３値ＡＮＤ論理が成立していること
がわかる。
“１”が出力され、３値ＡＮＤ論理が成立していること
がわかる。
災胤旌１
第５図（Ａ）は第３の実施例の３値ＯＲ回路の回路図、
（Ｂ）は真理値表である。
（Ｂ）は真理値表である。
本実施例の３値ＯＲ回路は、２つの３値レベル変換回路
ＬＡ、ＩＢと“０”寺“２”出力回路２Ｃとで構成され
ている。
ＬＡ、ＩＢと“０”寺“２”出力回路２Ｃとで構成され
ている。
３値レベル変換回路ＩＡ、ＩＢは、第１図の３値レベル
変換回路ＬＡ、ＩＢと同一である。
変換回路ＬＡ、ＩＢと同一である。
“０”Φ′３２”出力回路２ｃは、全値電圧であるＶＤ
Ｄ（Ｖ）が供給される電源端子Ｔ５と、一方の３値レベ
ル変換回路ＩＡの出力端子０ＵＴＩの出力が供給される
入力端子Ｇ２ｃと、他方の３値レベル変換回路ＩＢの出
力端子０ＵＴ１の出力が供給される入力端子Ｇ３ｃと、
出力端子０ＵＴ２Ｃとを有する。そして電源端子Ｔ５に
は、並列接続されたＭＰ９．ＭＰＩＯの共通ソースが接
続さ続され、ＭＮｌｏのソースは接地されている。前記
ＭＰ９とＭＮ９のゲートは、入力端子Ｇ２ｃに接続され
ている。前記ＭＰＩＯとＭＮＩＯのゲートは、入力端子
Ｇ３ｃに接続されている。さらに、ＭＰ９．ＭＰＩＯ及
びＭＮ９の共通ドレインは、出力端子０ＵＴ２ｃに接続
されている。
Ｄ（Ｖ）が供給される電源端子Ｔ５と、一方の３値レベ
ル変換回路ＩＡの出力端子０ＵＴＩの出力が供給される
入力端子Ｇ２ｃと、他方の３値レベル変換回路ＩＢの出
力端子０ＵＴ１の出力が供給される入力端子Ｇ３ｃと、
出力端子０ＵＴ２Ｃとを有する。そして電源端子Ｔ５に
は、並列接続されたＭＰ９．ＭＰＩＯの共通ソースが接
続さ続され、ＭＮｌｏのソースは接地されている。前記
ＭＰ９とＭＮ９のゲートは、入力端子Ｇ２ｃに接続され
ている。前記ＭＰＩＯとＭＮＩＯのゲートは、入力端子
Ｇ３ｃに接続されている。さらに、ＭＰ９．ＭＰＩＯ及
びＭＮ９の共通ドレインは、出力端子０ＵＴ２ｃに接続
されている。
次に、第５図（Ａ）の実施例回路の動作について説明す
る。
る。
上記第５図（Ａ）の３値ＯＲ回路において、いずれかの
入力端子ａ＋ｂに“２”に相当するＶＤＤ（Ｖ）が入力
された場合、前述したように入力端子Ｇ２ｃ＊Ｇ３ｃの
いずれかに０が入力され、ＭＰ９．ＭＰＩＯのいずれか
がオンして、出力端子０ＵＴ２ｃに“２″に相当するｖ
ＤＤ（Ｖ）が供給される。
入力端子ａ＋ｂに“２”に相当するＶＤＤ（Ｖ）が入力
された場合、前述したように入力端子Ｇ２ｃ＊Ｇ３ｃの
いずれかに０が入力され、ＭＰ９．ＭＰＩＯのいずれか
がオンして、出力端子０ＵＴ２ｃに“２″に相当するｖ
ＤＤ（Ｖ）が供給される。
また、入力端子ａ、ｂのいずれかに“０パまたは“１”
に相当する０（Ｖ）また４ｔｌ／２ＶＤＤ（Ｖ）が供給
された場合、入力端子Ｇ ２ ｃ ＊ Ｇ ３ ｃのい
ずれかに“１”または“２”に相当する１／２ｖＤＤ（
ｖ）またはｖＤＤ（ｖ）が入力サレ、ＭＰ９、ＭＰＩＯ
のいずれもオフし、ＭＮ９．ＭＮｌｏのいずれもオンし
て、出力端子０ＵＴ２ｃに“０”に相当する０（ｖ）が
供給される。
に相当する０（Ｖ）また４ｔｌ／２ＶＤＤ（Ｖ）が供給
された場合、入力端子Ｇ ２ ｃ ＊ Ｇ ３ ｃのい
ずれかに“１”または“２”に相当する１／２ｖＤＤ（
ｖ）またはｖＤＤ（ｖ）が入力サレ、ＭＰ９、ＭＰＩＯ
のいずれもオフし、ＭＮ９．ＭＮｌｏのいずれもオンし
て、出力端子０ＵＴ２ｃに“０”に相当する０（ｖ）が
供給される。
このようにして３値ＯＲ論理が成立していることがわか
る。
る。
災施凰圭
第６図（Ａ）は第４の実施例の３値ＯＲ回路の回路図、
（Ｂ）はその真理値表である。
（Ｂ）はその真理値表である。
本実施例の３値ＯＲ回路は、２つの３値レベル変換回路
ＩＣ，ＩＤと、１つの“Ｏ”・“１”出力回路２ｄとで
構成されている。
ＩＣ，ＩＤと、１つの“Ｏ”・“１”出力回路２ｄとで
構成されている。
３値レベル変換回路ＩＣ，ＩＤは、第５図の３値レベル
変換回路ＩＣ，ＩＤと同一なので、その説明を省略する
。
変換回路ＩＣ，ＩＤと同一なので、その説明を省略する
。
“０”・“１”出力回路２ｄは、半値電圧である１／２
ＶＤＤ（ｖ）が供給される電源端子Ｔ５ｂと、一方の３
値レベル変換回路ＩＣの出力端子０ＵＴ１ｂの出力が供
給される入力端子Ｇ２ｄと、他方の３値レベル変換回路
ＩＤの出力端子０ＵＴ１ｂの出力が供給される入力端子
Ｇ３ｄと、出力端子０ＵＴ２ｄとを有する。内部の構成
は、第５図（Ａ）の２”値出力回路より構成される３・
“２”出力回路２ｃと同一であるので、同一部分に同一
符号を付してその説明を省略する。
ＶＤＤ（ｖ）が供給される電源端子Ｔ５ｂと、一方の３
値レベル変換回路ＩＣの出力端子０ＵＴ１ｂの出力が供
給される入力端子Ｇ２ｄと、他方の３値レベル変換回路
ＩＤの出力端子０ＵＴ１ｂの出力が供給される入力端子
Ｇ３ｄと、出力端子０ＵＴ２ｄとを有する。内部の構成
は、第５図（Ａ）の２”値出力回路より構成される３・
“２”出力回路２ｃと同一であるので、同一部分に同一
符号を付してその説明を省略する。
次に、第６図（Ａ）の実施例回路の動作について説明す
る。
る。
入力端子ａ、 ｂのいずれかに“１”に相当する１／２
ＶＤＤ（Ｖ）が入力された場合、前述したように入力端
子Ｇ２ｄ、Ｇ３ｄのいずれかに０が入力され、ＭＰ９．
ＭＰｌｏのいずれかがオンし、ＭＮ９．ＭＮｌｏのいず
れかがオフして、出力端子ＯＵ Ｔ ２ ｄ ニ“１”
に相当する１／２ＶＤＤ（Ｖ）が供給される。
ＶＤＤ（Ｖ）が入力された場合、前述したように入力端
子Ｇ２ｄ、Ｇ３ｄのいずれかに０が入力され、ＭＰ９．
ＭＰｌｏのいずれかがオンし、ＭＮ９．ＭＮｌｏのいず
れかがオフして、出力端子ＯＵ Ｔ ２ ｄ ニ“１”
に相当する１／２ＶＤＤ（Ｖ）が供給される。
入力端子ａ、ｂに“０”または“２”に相当する０（Ｖ
）またはＶＤＤ（Ｖ）が入力された場合、入力端子Ｇ２
ｄ、Ｇ３ｄに“２”または“１”が入力され、ＭＰ９．
ＭＰｌｏのいずれもオフし、ＭＮ９．ＭＮＩＯのいずれ
もオンして、出力端子０ＵＴ２ｄに“０”に相当するＯ
（Ｖ）が供給される。
）またはＶＤＤ（Ｖ）が入力された場合、入力端子Ｇ２
ｄ、Ｇ３ｄに“２”または“１”が入力され、ＭＰ９．
ＭＰｌｏのいずれもオフし、ＭＮ９．ＭＮＩＯのいずれ
もオンして、出力端子０ＵＴ２ｄに“０”に相当するＯ
（Ｖ）が供給される。
このようにして、３値ＯＲ論理が成立していることがわ
かる。
かる。
光匪二処策
以上説明したように、この発明は１本のデータ線で３値
のデータを送受できるので、同じデータ量では配線数を
少なくでき、したがって集積回路のチップ増大を防止で
きる効果がある。
のデータを送受できるので、同じデータ量では配線数を
少なくでき、したがって集積回路のチップ増大を防止で
きる効果がある。
第１図はこの発明の第１の実施例の３値ＡＮＤ回路の回
路図である。 第２図は第１図の３値ＡＮＤ論理回路の動作説明図で、
（Ａ）は３値ＡＮＤ論理回路の真理値表、（Ｂ）は３値
レベル変換回路Ａの真理値表、（Ｃ）は３値レベル変換
回路Ａの変換サイクル、（Ｄ）は（Ａ）の流れ図である
。 第３図は第２の実施例の３値ＡＮＤ回路の回路図である
。 第４図は第３図の３値ＡＮＤ回路の動作説明図で、（Ａ
）は３値ＡＮＤ論理回路の真理値表、（Ｂ）は３値レベ
ル変換回路Ｂの真理値表、（Ｃ）は３値レベル変換回路
Ｂの変換サイクル図である。 第５図（Ａ）はこの発明の第３実施例の３値ＯＲ回路の
回路図、（Ｂ）はその真理値表である。 第６図（Ａ）はこの発明の第４実施例の３値ＯＲ回路の
回路図、（Ｂ）はその真理値表である。 第７図は従来の２値ＡＮＤ回路及び２値ＯＲ回路の回路
図と真理値表で、（Ａ）は２値２人力ＡＮＤ論理回路図
、（Ｂ）は（Ａ）の真理値表、（Ｃ）は２値３人力ＡＮ
Ｄ論理回路図、（Ｄ）は（Ｃ）の真理値表、（Ｅ）は２
値２人力ＯＲ論理回路図、（Ｆ）は（Ｅ）の真理値表、
（Ｇ）は２値３人力ＯＲ論理回路図、（Ｈ）はＣＧ）の
真理値表である。 ＩＡ〜ＩＤ・・・・・・３値レベル変換回路、２．２ｃ
・・・・・・“Ｏ″Φ“２”出力回路、２ｂ、２ｄ・・
・・・・“Ｏ”・“１”出力回路、ａ＋ｂ・・・・・・
３値ロジツクレベル入力端子、Ｔｌ、Ｔ２ｂ、Ｔ４ｂ、
Ｔ５ｂ ・・・・・・電源端子（１／２ＶＤＤ）、Ｔｌｂ、Ｔ２
〜Ｔ４．Ｔ５ ・・・・・・電源端子（ＶＤＤ）、 ０１〜Ｇｌｂ・・・・・・入力端子、 ０２〜Ｇ２ｄ・・・・・・入力端子、 ０３〜Ｇ３ｄ・・・・・・入力端子、 ０ＵＴＩ、０ＵＴ２〜０ＵＴ２ｄ ・・・・・・出力端子。 第 ３ 図 第 図 第 ５ 図 第 図
路図である。 第２図は第１図の３値ＡＮＤ論理回路の動作説明図で、
（Ａ）は３値ＡＮＤ論理回路の真理値表、（Ｂ）は３値
レベル変換回路Ａの真理値表、（Ｃ）は３値レベル変換
回路Ａの変換サイクル、（Ｄ）は（Ａ）の流れ図である
。 第３図は第２の実施例の３値ＡＮＤ回路の回路図である
。 第４図は第３図の３値ＡＮＤ回路の動作説明図で、（Ａ
）は３値ＡＮＤ論理回路の真理値表、（Ｂ）は３値レベ
ル変換回路Ｂの真理値表、（Ｃ）は３値レベル変換回路
Ｂの変換サイクル図である。 第５図（Ａ）はこの発明の第３実施例の３値ＯＲ回路の
回路図、（Ｂ）はその真理値表である。 第６図（Ａ）はこの発明の第４実施例の３値ＯＲ回路の
回路図、（Ｂ）はその真理値表である。 第７図は従来の２値ＡＮＤ回路及び２値ＯＲ回路の回路
図と真理値表で、（Ａ）は２値２人力ＡＮＤ論理回路図
、（Ｂ）は（Ａ）の真理値表、（Ｃ）は２値３人力ＡＮ
Ｄ論理回路図、（Ｄ）は（Ｃ）の真理値表、（Ｅ）は２
値２人力ＯＲ論理回路図、（Ｆ）は（Ｅ）の真理値表、
（Ｇ）は２値３人力ＯＲ論理回路図、（Ｈ）はＣＧ）の
真理値表である。 ＩＡ〜ＩＤ・・・・・・３値レベル変換回路、２．２ｃ
・・・・・・“Ｏ″Φ“２”出力回路、２ｂ、２ｄ・・
・・・・“Ｏ”・“１”出力回路、ａ＋ｂ・・・・・・
３値ロジツクレベル入力端子、Ｔｌ、Ｔ２ｂ、Ｔ４ｂ、
Ｔ５ｂ ・・・・・・電源端子（１／２ＶＤＤ）、Ｔｌｂ、Ｔ２
〜Ｔ４．Ｔ５ ・・・・・・電源端子（ＶＤＤ）、 ０１〜Ｇｌｂ・・・・・・入力端子、 ０２〜Ｇ２ｄ・・・・・・入力端子、 ０３〜Ｇ３ｄ・・・・・・入力端子、 ０ＵＴＩ、０ＵＴ２〜０ＵＴ２ｄ ・・・・・・出力端子。 第 ３ 図 第 図 第 ５ 図 第 図
Claims (1)
- 【特許請求の範囲】 １、入力信号の“０”値を“１”値に、“１”値を“２
”値に、“２”値を“０”値に変換できる少なくとも２
つの３値レベル変換回路と、“０”値・“２”値出力回
路より構成される３値ＡＮＤ回路を含むことを特徴とす
る論理集積回路。 ２、入力信号の“０”値を“２”値に、“１”値を“０
”値に、“２”値を“１”値に変換できる少なくとも２
つの３値レベル変換回路と、“０”値・“１”値出力回
路より構成される３値ＡＮＤ回路を含むことを特徴とす
る論理集積回路。 ３、入力信号の“０”値を“１”値に、“１”値を“２
”値に、“２”値を“０”値に変換できる少なくとも２
つの３値レベル変換回路と、“０”値・“２”値出力回
路より構成される３値ＯＲ回路を含むことを特徴とする
論理集積回路。 ４、入力信号の“０”値を“２”値に、“１”値を“０
”値に、“２”値を“１”値に変換できる少なくとも２
つの３値レベル変換回路と、“０”値・“１”値出力回
路より構成される３値ＯＲ回路を含むことを特徴とする
論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256478A JP2818449B2 (ja) | 1989-09-29 | 1989-09-29 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256478A JP2818449B2 (ja) | 1989-09-29 | 1989-09-29 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117917A true JPH03117917A (ja) | 1991-05-20 |
| JP2818449B2 JP2818449B2 (ja) | 1998-10-30 |
Family
ID=17293195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1256478A Expired - Fee Related JP2818449B2 (ja) | 1989-09-29 | 1989-09-29 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818449B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233927A (ja) * | 1986-04-03 | 1987-10-14 | Nec Corp | ４値２値変換回路 |
-
1989
- 1989-09-29 JP JP1256478A patent/JP2818449B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233927A (ja) * | 1986-04-03 | 1987-10-14 | Nec Corp | ４値２値変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2818449B2 (ja) | 1998-10-30 |
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