JPH03121516A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03121516A JPH03121516A JP1260492A JP26049289A JPH03121516A JP H03121516 A JPH03121516 A JP H03121516A JP 1260492 A JP1260492 A JP 1260492A JP 26049289 A JP26049289 A JP 26049289A JP H03121516 A JPH03121516 A JP H03121516A
- Authority
- JP
- Japan
- Prior art keywords
- input
- buffer circuit
- ecl
- ttl
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000002184 metal Substances 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 239000004020 conductor Substances 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に入力バッフ
ァ回路を含む半導体集積回路装置に関する。
ァ回路を含む半導体集積回路装置に関する。
従来のＭＯ８型半導体集積回路装置は、ＴＴＬ入力入力
用入力バデフ１回路ＥＣＬ入力用入力バッファ回路をそ
のチップ内に有して、ＴＴＬ入力又はＥＣＬ入力によっ
てＭＯ３型内部回路を動作することを特徴としていた。
用入力バデフ１回路ＥＣＬ入力用入力バッファ回路をそ
のチップ内に有して、ＴＴＬ入力又はＥＣＬ入力によっ
てＭＯ３型内部回路を動作することを特徴としていた。
第４図は、ＴＴＬ入力入力用入力バデフ１回路例を示し
ている。同図に示すように、入力端１より入力されたＴ
ＴＬレベルの入力に対し、初段及び次段のＭＯＳインバ
ータによって構成される入力レベル変換回路２によって
、ＭＯＳレベルに変換し、その後内部回路用出力バッフ
ァ回路７によって入力信号を増幅した後、ＭＯ３内部回
路８の内部動作を行っていた。
ている。同図に示すように、入力端１より入力されたＴ
ＴＬレベルの入力に対し、初段及び次段のＭＯＳインバ
ータによって構成される入力レベル変換回路２によって
、ＭＯＳレベルに変換し、その後内部回路用出力バッフ
ァ回路７によって入力信号を増幅した後、ＭＯ３内部回
路８の内部動作を行っていた。
一方、ＥＣＬ入力レベルによって動作する入力バッファ
回路は第５図に示すようにバイポーラメモリ集積回路等
で代表されるバイポーラトランジスタを使用した論理回
路で構成されている。即ちこれ迄の半導体集積回路装置
は、使用するトランジスタの形式によってその人力バッ
ファ回路を選択し、ＴＴＬ入力入力用入力バデフ１回路
ＥＣＬ入力用入力バッファ回路を同時に同一チップ内に
有することはなく、用途に応じていずれかの入力バッフ
ァ回路を有した専用チップが必要となっていた。
回路は第５図に示すようにバイポーラメモリ集積回路等
で代表されるバイポーラトランジスタを使用した論理回
路で構成されている。即ちこれ迄の半導体集積回路装置
は、使用するトランジスタの形式によってその人力バッ
ファ回路を選択し、ＴＴＬ入力入力用入力バデフ１回路
ＥＣＬ入力用入力バッファ回路を同時に同一チップ内に
有することはなく、用途に応じていずれかの入力バッフ
ァ回路を有した専用チップが必要となっていた。
上述した従来の半導体集積回路装置に於いては、使用す
るトランジスタの形式によって、その人力バッファ回路
及び入力レベルを選択する方式となっており、単一機能
を有する半導体集積回路装置、例えばメモリ集積回路に
於いては、ＴＴＬ入力用とＥＣＬ入力用で別チップ構成
となっていて、いずれかを選択する形式となっており、
設計者は各チップを別々に設計する必要があった。
るトランジスタの形式によって、その人力バッファ回路
及び入力レベルを選択する方式となっており、単一機能
を有する半導体集積回路装置、例えばメモリ集積回路に
於いては、ＴＴＬ入力用とＥＣＬ入力用で別チップ構成
となっていて、いずれかを選択する形式となっており、
設計者は各チップを別々に設計する必要があった。
本発明の目的は、上述の欠点を解消し、同一チップにお
いて、ＴＴＬ入力用及びＥＣＬ入力用の２種の入力レベ
ルに対応可能な半導体集積回路装置を提供することにあ
る。
いて、ＴＴＬ入力用及びＥＣＬ入力用の２種の入力レベ
ルに対応可能な半導体集積回路装置を提供することにあ
る。
本発明の半導体集積回路装置は、ＴＴＬ入力用入力バッ
ファ回路及びＥＣＬ入力用人、カバッファ回路を同一チ
ップ内に有し、前記ＴＴＬ入力用入力バッファ回路と前
記ＥＣＬ入力用入力バッファ回路が内部金属配線層の変
更により選択可能である事を特徴とする。
ファ回路及びＥＣＬ入力用人、カバッファ回路を同一チ
ップ内に有し、前記ＴＴＬ入力用入力バッファ回路と前
記ＥＣＬ入力用入力バッファ回路が内部金属配線層の変
更により選択可能である事を特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を説明するための回路構成
図、第２図は、ＴＴＬレベル信号入力時のチップ構成図
、第３図はＥＣＬレベル信号入力時のチップ構成図であ
る０本実施例が従来例と相異する点は、ＴＴＬ入力用入
力バッファ回路２とＥＣＬ入力用入力バッファ回路（入
力部３十レベル変換部４）を同時に同一チップ内に有し
、かつ上述の２種の回路を、配線５．６により選択でき
る特徴を有していることである。
図、第２図は、ＴＴＬレベル信号入力時のチップ構成図
、第３図はＥＣＬレベル信号入力時のチップ構成図であ
る０本実施例が従来例と相異する点は、ＴＴＬ入力用入
力バッファ回路２とＥＣＬ入力用入力バッファ回路（入
力部３十レベル変換部４）を同時に同一チップ内に有し
、かつ上述の２種の回路を、配線５．６により選択でき
る特徴を有していることである。
次に本実施例の動作の説明をする。まず配線５．６がＴ
ＴＬ入力用入力バッファ回路２に接続している場合を考
える。入力端子１から入力されたＴＴＬレベルの入力信
号は、配線５に接続するＴＴＬ入力用入カバッファ回路
２を通り、ＭＯＳレベルの信号に変換される。さらに、
内部回路用出力バッファ回路７を通過してＭＯＳ内部回
路８に入力される。
ＴＬ入力用入力バッファ回路２に接続している場合を考
える。入力端子１から入力されたＴＴＬレベルの入力信
号は、配線５に接続するＴＴＬ入力用入カバッファ回路
２を通り、ＭＯＳレベルの信号に変換される。さらに、
内部回路用出力バッファ回路７を通過してＭＯＳ内部回
路８に入力される。
次に、配線５が、ＥＣＬ入力用入カバッファ回路の入力
部３に接続し、かつ、配線６がＥＣＬ入力用入力バッフ
ァ回路のレベル変換部４に接続している場合を考える。
部３に接続し、かつ、配線６がＥＣＬ入力用入力バッフ
ァ回路のレベル変換部４に接続している場合を考える。
入力端子１から入力されたＥＣＬレベルの入力信号は、
ＥＣＬ入力用入力バッファ回路の入力部３を通り、ＥＣ
Ｌ入力用入力バッファ回路のレベル変換部４でＭＯＳレ
ベルの信号に変換される。さらに、内部回路用出力バッ
ファ回路７を通過してＭＯＳ内部回路８に入力される。
ＥＣＬ入力用入力バッファ回路の入力部３を通り、ＥＣ
Ｌ入力用入力バッファ回路のレベル変換部４でＭＯＳレ
ベルの信号に変換される。さらに、内部回路用出力バッ
ファ回路７を通過してＭＯＳ内部回路８に入力される。
以上説明したように、入力端子１、内部回路用出力バッ
ファ回路７及びＭＯＳ内部回路８は、ＴＴＬレベル信号
入力時、ＥＣＬレベル信号入力時に共通に使用できる回
路となる。配線５．６は、上述の共通に使用できる回路
と、ＴＴＬ入力用入力バッファ回路または、ＥＣＬ入力
用入力バッファ回路の接続の変更に用いられている。又
、上述した様に本発明は、バイポーラトランジスタとＭ
ＯＳトランジスタがチップ内に共存する場合に適用可能
となるので、Ｂ １−ＣＭＯＳプロセスを用いた半導体
集積回路装置に適用されることは明らかである。
ファ回路７及びＭＯＳ内部回路８は、ＴＴＬレベル信号
入力時、ＥＣＬレベル信号入力時に共通に使用できる回
路となる。配線５．６は、上述の共通に使用できる回路
と、ＴＴＬ入力用入力バッファ回路または、ＥＣＬ入力
用入力バッファ回路の接続の変更に用いられている。又
、上述した様に本発明は、バイポーラトランジスタとＭ
ＯＳトランジスタがチップ内に共存する場合に適用可能
となるので、Ｂ １−ＣＭＯＳプロセスを用いた半導体
集積回路装置に適用されることは明らかである。
以上説明したように本発明は、ＴＴＬ入力用入力バッフ
ァ回路とＥＣＬ入力用入力バッファ回路を同時に同一チ
ップ内に有し、その選択を配線（金属配線）パターンの
変更のみで切換えられるので、設計時にトランジスタを
構成する全工程の露光用マスクを作成する必要がなく、
従来のマスク以外に配線工程のマスクを追加することで
２種類の入力レベルに対応可能となる。
ァ回路とＥＣＬ入力用入力バッファ回路を同時に同一チ
ップ内に有し、その選択を配線（金属配線）パターンの
変更のみで切換えられるので、設計時にトランジスタを
構成する全工程の露光用マスクを作成する必要がなく、
従来のマスク以外に配線工程のマスクを追加することで
２種類の入力レベルに対応可能となる。
また、設計工期でも、トランジスタを構成するマスクパ
ターンをＴＴＬ入力用入力バッファ回路及びＥＣＬ入力
用入力バッファ回路を有するチップで各々別々に設計す
る必要がなくなるので短期間で市場のニーズに対応した
設計ができる。
ターンをＴＴＬ入力用入力バッファ回路及びＥＣＬ入力
用入力バッファ回路を有するチップで各々別々に設計す
る必要がなくなるので短期間で市場のニーズに対応した
設計ができる。
さらに、拡散製造中に市場のニーズが変わ７ても、配線
工程の前であれば、露光時に使用するマスフを変えるだ
けで、市場のニーズに対応でき、短納期を達成できる。
工程の前であれば、露光時に使用するマスフを変えるだ
けで、市場のニーズに対応でき、短納期を達成できる。
第１図は本発明の半導体集積回路装置の一実施例を説明
するための回路構成図、第２図及び第３図は本発明の一
実施例を説明するためのチップの平面図、第４図は従来
例のＴＴＬ入力用半導体集積回路装置の回路構成図、第
５図は従来例のＥＣＬ入力用半導体集積回路装置の回路
構成図である。 １・・・入力端子、２・・・ＴＴＬ入力用入力バッファ
回路、３・・・ＥＣＬ入力用入力バッファ回路の入力部
、４・・・ＥＣＬ入力用入力バッファ回路のレベル変換
部、５，６．１０・・・内部金属配線層、７・・・内部
回路用出力バッファ回路、８・・・ＭＯ３内部回路、９
・・・チップ、ＶＣＣＩ・・・ＴＴＬ用電源電圧（ＶＣ
Ｃ１＝＋５Ｖ） 、ＶＣＣ２・・・ＥＣＬ用電源電圧（
ＶＣＣ２＝ＯＶ）、ＧＮＤ・・・ＴＴＬ用接地第３ 又 第４図
するための回路構成図、第２図及び第３図は本発明の一
実施例を説明するためのチップの平面図、第４図は従来
例のＴＴＬ入力用半導体集積回路装置の回路構成図、第
５図は従来例のＥＣＬ入力用半導体集積回路装置の回路
構成図である。 １・・・入力端子、２・・・ＴＴＬ入力用入力バッファ
回路、３・・・ＥＣＬ入力用入力バッファ回路の入力部
、４・・・ＥＣＬ入力用入力バッファ回路のレベル変換
部、５，６．１０・・・内部金属配線層、７・・・内部
回路用出力バッファ回路、８・・・ＭＯ３内部回路、９
・・・チップ、ＶＣＣＩ・・・ＴＴＬ用電源電圧（ＶＣ
Ｃ１＝＋５Ｖ） 、ＶＣＣ２・・・ＥＣＬ用電源電圧（
ＶＣＣ２＝ＯＶ）、ＧＮＤ・・・ＴＴＬ用接地第３ 又 第４図
Claims (1)
- ＴＴＬ入力用入力バッファ回路及びＥＣＬ入力用入力バ
ッファ回路を同一チップ内に有し、前記ＴＴＬ入力用入
力バッファ回路と前記ＥＣＬ入力用入力バッファ回路が
内部金属配線層の変更により選択可能である事を特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260492A JPH03121516A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260492A JPH03121516A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03121516A true JPH03121516A (ja) | 1991-05-23 |
Family
ID=17348717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260492A Pending JPH03121516A (ja) | 1989-10-04 | 1989-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03121516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
-
1989
- 1989-10-04 JP JP1260492A patent/JPH03121516A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0125504B1 (en) | Bipolar transistor mos transistor hybrid semiconductor integrated circuit device | |
| JPH05183064A (ja) | Ｉｃパッケージ及びその実装方法 | |
| JPH03121516A (ja) | 半導体集積回路装置 | |
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| JP2590681B2 (ja) | 半導体論理回路装置 | |
| JP3487989B2 (ja) | 半導体装置 | |
| JPH03132112A (ja) | 半導体集積回路装置 | |
| JPS5914195A (ja) | 半導体装置 | |
| JPH0750392A (ja) | 半導体集積回路装置 | |
| US6946875B2 (en) | Universal logic module and ASIC using the same | |
| JPH05166934A (ja) | 回路構成選択装置 | |
| JPS5978558A (ja) | モノリシツク集積回路 | |
| KR100414740B1 (ko) | 범용 입력패드를 가지는 반도체칩 | |
| JPH0513542B2 (ja) | ||
| JP2626538B2 (ja) | 半導体装置 | |
| JPS60194615A (ja) | 複合出力回路 | |
| JPS6037820A (ja) | 論理ｌｓｉにおける入出力回路 | |
| JP2727994B2 (ja) | 半導体集積回路 | |
| JPS62254522A (ja) | 半導体論理回路 | |
| JP3288284B2 (ja) | 半導体集積回路設計時の機能切替方法 | |
| JPH01125952A (ja) | マスタスライス集積回路 | |
| JPH0481120A (ja) | Ｃｍｏｓレベルシフト回路 | |
| JPH04213919A (ja) | 半導体集積回路 | |
| JPS58162048A (ja) | セミカスタムｌｓｉ | |
| JPH0521716A (ja) | 半導体集積回路装置 |