JPH03157969A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は半導体メモリ装置、特に高抵抗負荷とドライバ
トランジスタで構成されたフリップフロップ回路とスイ
ッチングトランジスタとでメモリセルが形成されたスタ
ティック型半導体メモリ装置、所謂高抵抗負荷型ＳＲＡ
Ｍに関する。

〔発明の概要〕

本発明は、高抵抗負荷とドライバトランジスタで構成さ
れたフリップフロップ回路とスイッチングトランジスタ
とでメモリセルが構成されてなる半導体メモリ装置にお
いて、第１層の半導体膜で上記ドライバトランジスタと
上記スイッチングトランジスタを構成し、第２層の半導
体膜で上記高抵抗負荷を構成し、第３層の半導体膜で接
地線を構成することにより、半導体膜間の層間膜の薄膜
化を実現させて、Ｍ配線層とのコンタクト部分における
該Ｍ配線層のステップカバレージを改善できるようにし
たものである。

また、本発明は、上記半導体メモリ装置において、第１
層の半導体膜で上記ドライバトランジスタと上記スイッ
チングトランジスタを構成し、第２層の半導体膜で上記
高抵抗負荷を構成し、第３層の半導体膜で接地線と記憶
ノード上のキャパシタ電極を構成することにより、半導
体膜間の層間膜の薄膜化を実現させて、Ｍ配線層とのコ
ンタクト部分における該Ｍ配線層のステップカバレージ
を改善できるようにすると共に、記憶ノード上に形成さ
れるソフトエラー耐性改善用のキャパシタ電極を、製造
プロセスを追加することなく容易に形成でき、かつその
キャパシタの容量を容易に大きくすることができるよう
にしたものである。

〔従来の技術〕 一般に、半導体メモリ装置には、ダイナミック型メモリ
装置（所謂１）ＲＡＭ　）とスタティック型メモリ装置
（所謂ＳＲＡＭ）とがある。ＤＲＡＭ＆よ、メモリ制御
のために、ＲＡ　Ｓ　（ｒｏｗ　ａｄｄｒｅｓｓ　５ｔ
ｒｏｂｅ）　。

でＡｓ　（ｃｏｌｕｍｎ　ａｄｄｒｅｓｓ　５ｔｒｏｂ
ｅ）、アドレス入力等外部クロック・パルスが入力形式
で使用されるので、動作のタイミングに対する制約が多
い。これに対してＳｔ’！ＡＭは、チップ・セレクト入
力、アドレス入力のみでメモリ制御が可能で、タイミン
グ的にもＤＲＡＭはどの制約がなく、しかも、リフレッ
シュの必要がない。

ところが、ＳＲＡＭは、２個の負荷トランジスタを加え
た６個のトランジスタで構成されているため、セル面積
が拡大して高集積化には著しく不利であった。そこで、
高抵抗負荷をトランジスタの上層に配設して集積度の向
上を図るようにした高抵抗負荷型５ＲＡＦＩが提案され
、実用化されている（特開昭６０−１８９２５３号公報
参照）。また、最近では、サブミクロン以降の高密度化
を回るために、多層配線技術を駆使して多結晶シリコン
からなる配線層を多層に積層した高集積化構造が用いら
れるようになり、例えば第５図に示すように、例えばシ
リコン基板（５１）上に形成した第１層目の多結晶シリ
コン層（又はタングステンポリサイド層）でドライバト
ランジスタＴｒＩ及びスイッチングトランジスタＴｒ２
のゲート電極（５２）及び（５３）を形成し、次いで第
１の層間膜（５４）を介して第２層目の多結晶シリコン
層（又はタングステンポリサイド層）で接地線（５５）
とビット線取出し部（５６）を形成し、次いで第２の層
間膜（５７）を介して第３層目の多結晶シリコン層で高
抵抗負荷（５８）を形成するようにしている（１９８９
年Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏ
ｌｏｇｙＰ６３〜６４参照）。このとき、第３層目の多
結晶シリコン層のＶｃｃライン（５９）とドライバトラ
ンジスタＴｒ、のゲート電極（５２）とのコンタクト部
分（６０）には不純物がドープされて低抵抗化される。

尚、（６，１）及び（６２）は、Ｍによるビット線及び
配線を示し、（６３）は第３の層間膜を示す。

〔発明が解決しようとする課題〕

しかしながら、従来の高抵抗負荷型ＳＲＡＭにおいては
、多結晶シリコンによる配線層間の層間耐圧を保証する
ために厚い眉間膜を必要とし、そのため、全体的に縦構
造の膜厚が厚くなってしまい、特に周辺回路部における
Ｍ配線層のコンタクト部分でのＭ配線層のステップカバ
レージが悪くなり、延いては、コンタクト部分において
断線が生じるという不都合があった。特に第５図に示す
高抵抗負荷型ＳＲＡＭにおいては、第１層目の多結晶シ
リコン層（又はタングステンポリサイド層）でゲート電
極（５２）及び（５３）を構成し、第２層目の多結晶シ
リコン層（又はタングステンポリサイド層）で接地線（
５５）とビット線取出し部（５６）を構成しているため
、これらの層は、低抵抗化のために１５００〜２０００
人程度の膜厚が必以上なる。従って、これらの層上に形
成される眉間膜（５４）及び（５７）は、層間耐圧を保
証するために約１０００以上度の膜厚が必要となる。ま
た、第３層目の多結晶シリコン層で構成される高抵抗負
荷（５８）は、その上方にＭによるビット線（６１）が
形成されるため、高抵抗負荷（５８）とビット線（６１
）間の層間膜（６３）の膜厚もやはり約１０００以上度
必要となる。従って、特に周辺回路部（Ｂ）におけるＭ
配線（６２）とのコンタクト部分（６４）において、夫
々約１０００以上度の膜厚を有する３つの層間膜（５４
）、　（５７）及び（６３）が３段に積層されたかたち
の非常に大きな段差Ｈが形成されることとなって、該コ
ンタクト部分（６４）におけるアスペクト比が非常に大
きくなってしまい、それに伴なってＭ配線（６２）のス
テップカバレージが劣化し、延いては断線を引起こす不
都合がある。

一方、第５図に示すような高抵抗負荷型ＳＲＡＭにおい
て、α線によるソフトエラーを防止するために、第６図
に示すように、記憶ノード（Ｎ）」二にソフトエラー耐
性改善用のキャパシタ（Ｃ）を形成することが知られて
いる（１９８８年ＩＥＤＭ　ＰＩＯＩ〜１０２参照）。

ところが、この場合、キャパシタ（Ｃ）の上部電極（７
１）として新たに多結晶シリコンによる配線層を形成す
る必要があり、高抵抗負荷型ＳＲＡＭの製造プロセスが
長く、複雑になってしまうという不都合がある。尚、第
６図において、第５図と対応するものについては同符号
を記す。

また、（７２）は誘電体膜である。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、Ｍ配線層とのコンタクト部分におけ
るＭ配線層のステップカバレージを改善することができ
る半導体メモリ装置を提供することにある。

また、本発明は、Ｍ配線層とのコンタクト部分における
Ｍ配線層のステップカバレージを改善することができる
と共に、記憶ノード上に形成されるソフトエラー耐性改
善用のキャパシタ電極をプロセスを追加することなく容
易に形成でき、しかもそのキャパシタの容量を容易に大
きくすることができる半導体メモリ装置を提供すること
にある。

（課題を解決するための手段〕 本発明の半導体メモリ装置は、高抵抗負荷（Ｒ１）とド
ライバトランジスタ（０□）で構成されたフリップフロ
ップ回路とスイッチングトランジスタ（Ｑｌ）とでメモ
リセル部（Ａ）が形成されてなる半導体メモリ装置（Ｍ
ｌ）において、第１層目の半導体膜、例えば多結晶シリ
コン層（又はタングステンポリサイド層）（７）でドラ
イバトランジスタ（口Ｉ）及びスイッチングトランジス
タ（Ｑ２）を構成し、第２層目の半導体膜、例えば多結
晶シリコン層（１９）で高抵抗負荷（Ｒ１）を構成し、
第３層目の半導体膜、例えば多結晶シリコン層（又はタ
ングステンポリサイド層）　（２７）で接地線（２８）
を構成する。

また、本発明の半導体メモリ装置は、上記半導体メモリ
装置（Ｍ２）において、第１層目の半導体膜、例えば多
結晶シリコン層（又はタングステンポリサイド層）（７
）でドライバトランジスタ（口２）及びスイッチングト
ランジスタ（０，）を構成し、第２層目の半導体膜、例
えば多結晶シリコン層（１９）で高抵抗負荷（Ｒ１）を
構成し、第３層目の半導体膜、例えば多結晶シリコン層
（又はタングステンポリサイド層）　（２７）で接地線
（２８）を構成すると共に、該第３層目の半導体膜で記
憶ノード（Ｎ、）上のキャパシタ電極（４１）を構成す
る。

〔作用〕

上述の第１の本発明の構成によれば、薄膜に形成される
高抵抗負荷（Ｒ１）を第２層目の半導体膜で構成するよ
うにしたので、この高抵抗負荷（Ｒ１）上に形成される
層間膜（２２）の膜厚を薄膜化することが可能となる。

従って、周辺回路部（Ｂ）におけるＭ配線層（３４）と
のコンタクト部分（１６）に形成される段差りが低くな
って、コンタクト部分（１６）のアスペクト比が小さく
なり、コンタクト部（１６）でのＭ配線層（３４）のス
テップカバレージが改善される。

上述の第２の本発明の構成によれば、薄膜に形成される
高抵抗負荷（Ｒ１）を第２層目の半導体膜で構成すると
共に、記憶ノード（Ｎ１）上のキャパシタ（Ｃ＋）、特
にその上部電極（４１）を第３層目の半導体膜で接地線
（２８）と共に形成するようにしたので、周辺回路部（
Ｂ）におけるＭ配線層（３４）とのコンタクト部分（１
６）でのＭ配線層（３４）のステップカバレージが改善
されると共に、キャパシタ（Ｃ３）の上部電極（４１）
を新たな配線層で形成することなく、即ち製造プロセス
を追加することなく形成することができる。また、高抵
抗負荷（Ｒ１）上に形成される眉間膜（２２）を薄膜化
できるため、この層間膜（２２）を例えば誘電率の高い
材料で形成すれば、キャパシタ（Ｃ＋）の容量を容易に
大きくすることが可能となる。

〔実施例〕

以下、第１図〜第４図を参照しながら本発明の詳細な説
明する。

第１図は、第１実施例に係る半導体メモリ装置、特に高
抵抗負荷型ＳＩ？ＡＭの構成を製造工程に則して示す工
程図、第２図は、高抵抗負荷型ＳＲＡＭの等価回路図で
ある。本例に係る高抵抗型負荷型ＳＲＡＭは、高抵抗負
荷とドライバトランジスタからなるフリップフロップ回
路とスイッチングトランジスタを左右対称に、かつ記憶
ノードを互いに交叉させた形で接続してなり、特に第１
図では、第２図の等価回路におけるビット線（ＢＬ）、
　ワード線（Ｗ）、スイッチングトランジスタ（Ｑ　、
　）　、　　ドライバトランジスタ（Ｑ２）及び高抵抗
負荷（Ｒ１）の構成を示す。他のビット線（ＢＬ）、ス
イッチングトランジスタ（Ｑ３）。

ドライバトランジスタ（Ｑ４）及び高抵抗負荷（Ｒ２）
は、図示せざるも、第１図の紙面上、手前側に形成され
る。尚、第１図において、（ＯＸ）は別系列のスイッチ
ングトランジスタを示す（第２図では図示せず）。

次に、本例に係る高抵抗負荷型ＳＲＡＭの構成、特にメ
モリセル部（Ａ）と周辺回路部（Ｂ）の構成を第１図の
工程図に沿って順次説明する。

まず、第１図Ａに示すように、例えばＰ型のシリコン基
板（１）上に選択酸化を施してフィールド絶縁層（２）
を形成したのち、全面にゲート絶縁膜（３）を形成する
。その後、後に形成されるドライバＩ・ランジスタ（Ｑ
２）のゲート電極（８）が直接基板（１）表面と接触す
る部分に窓（４）を形成する。

次に、第１１１ｆｆｌＢに示すように、Ｎ型の不純物、
例えばリン（Ｐ）が予めドープされた多結晶シリコン層
（５）とタングステンシリサイド層（６）からなる厚み
が約１５００〜２０００人のタングステンポリサイド層
（７）を全面に形成したのち、バターニングしてドライ
バトランジスタ（Ｑ２）のゲート電極（８）とスイッチ
ングトランジスタ（Ｑ、）及び（ＩＩＩＸ）のゲート電
極（９）１ （ワード線（騙））及び（１０）　Ｃ別系列のワード線
）を形成する。このとき、窓（４）を介してゲート電極
（８）からリン（Ｐ）が拡散して基板（１）表面にＮ型
の拡散層（１１）が形成される。

次に、第１図Ｃに示すように、フィールド絶縁層（２）
、ドライバトランジスタ（０□）のゲート電極（８）及
びスイッチングトランジスタ（０，）及び（Ｑｘ）のゲ
ート電極（９）及び（１０）をマスクとして基板（１）
表面にＮ型の不純物、例えばリン（Ｐ）をイオン注入し
てメモリセル部（Ａ）に接地線コンタクト部（１２）と
ソース・ドレイン領域（１３）、　（１４）及び（１５
）を形成すると共に、周辺回路部（Ｂ）にＭ配線コンタ
クト部（１６）を形成する。このとき、拡散層（１１）
がソース・ドレイン領域（１３）とつながって第２図に
おける記憶ノード（Ｎ、）となる。

次に、第１図りに示すように、全面に厚み約１０００人
の層間絶縁膜（ＳｉＯ□膜等）　（１７）を形成したの
ち、該層間絶縁膜（１７）の記憶ノード（Ｎ１）上の部
分に窓（１８）を形成する。このとき、周辺回路部（Ｂ
）においてもその基板（１）表面上に層間絶縁膜２ （１７）が形成される。その後、約１０００人度の薄膜
の多結晶シリコン層（１９）を全面に形成したのち、バ
ターニングして高抵抗負荷（Ｒ５）と■ｃｃライン（２
０）を形成する。このとき、記憶ノード（Ｎ１）上にお
いて、多結晶シリコン層（１９）とドライバトランジス
タ　（Ｑ２）のゲート電極（８）とが窓（１８）を介し
て接触される。そして、多結晶シリコン層（１９）中、
ドライバトランジスタ（Ｑ２）のゲート電極（８）との
コンタクト部分（２１）とＶｃｃライン（２０）に不純
物をイオン注入して低抵抗化させる。

次に、第１図Ｅに示すように、全面に厚み３００人程以
下薄膜の眉間絶縁膜（２２）を形成する。このとき、周
辺回路部（Ｂ）においても、眉間絶縁膜（１７）上に該
薄膜の眉間絶縁膜（２２）が形成される。

通常は、この層間絶縁膜（２２）として、厚み約１００
０人のものが使用されるが、本例では、この膜（２２）
の下層に薄膜の高抵抗負荷（Ｒ３）が形成されて、その
パターニングによる段差が非常に小さいこと、また等方
性エツチングでパターニング（薄膜であるため、等方性
エツチングが使用可能となる）した場合、その端部がテ
ーパー状となることから、この高抵抗負荷（Ｒ１）上に
形成される層間絶縁膜（２２）を約３００以上度に薄膜
化しても耐圧上問題はない。従って、特に周辺回路部（
Ｂ）での縦構造の段差を従来と比して１０００人−３０
０人−７００人減らすことが可能となる。

次に、第１図Ｆに示すように、接地線コンタクト部（１
２）とソース・ドレイン領域（１４）に窓（２３）及び
（２４）を形成したのち、全面に多結晶シリコン層（２
５）とタングステンシリサイド層（２６）からなるタン
グステンポリサイド層（２７）を形成する。その後、該
タングステンポリサイド層（２７）をバターニングして
接地線（２８）とビット線コンタクトライン（２９）を
形成する。このとき、特にビット線コンタクトライン（
２９）をスイッチングトランジスタ（ｌｌＸ）のゲート
電極（１０）上にます延長させる。これは、メモリセル
部（Ａ）での後に形成されるビット線（ＢＬ）のステッ
プカバレージを改善するために行なうものである。

次に、第１図Ｇに示すように、全面に層間絶縁膜（３０
）を形成したのち（このとき、周辺回路部（Ｂ）の薄膜
の層間絶縁膜（２２）上にも眉間絶縁膜（３０）が形成
される）、スイッチングトランジスタ（ＱＸ）のゲート
電極（１０）上の部分に窓（３１）を形成すると共に、
周辺回路部（Ｂ）のＭ配線コンタクト部（１６）に眉間
絶縁膜（１７）　、　（２２）及び（３０）を貫通する
窓（３２）を形成する。その後、全面にＭ配線層（３３
）を形成したのち、バターニングしてメモリセル部（Ａ
）にビット線（ＢＬ）を形成すると共に、周辺回路部（
Ｂ）にメモリセル部（Ａ）又は外部端子への接続用配線
（３４）を形成して本例に係る高抵抗負荷型ＳＲＡＭ（
Ｍｌ）を得る。このとき、メモリセル部（Ａ）において
、ビット線（ＩＩいが窓（３１）及びビット線コンタク
トライン（２９）を介してソース・ドレイン領域（１４
）に電気的に接続されると共に、周辺回路部（Ｂ）にお
いて、Ｍ配線（３４）が窓（３２）を介してＭ配線コン
タクト部（１６）に電気的に接続される。尚、この工程
以降、図示しないが、特にメモリセル部（Ａ）において
、ビット線（Ｂい上に層間絶縁膜が形成され、更にシャ
ント用の第２層の５ Ｍ配線が形成される。

上述の如く、本例によれば、薄膜に形成される高抵抗負
荷（Ｒ１）を第２層目の多結晶シリコン層（１９）で形
成するようにしたので、この高抵抗負荷（Ｒ１）上に形
成される眉間絶縁膜（２２）の膜厚を薄膜化することが
可能となる。従って、この眉間絶縁膜（２２）上に形成
される層間絶縁膜（３０）が平坦化され、それに伴ない
、眉間絶縁膜（３０）上に形成されるメモリセル部（Ａ
）上のビット線（ＢＬ）及び周辺回路部（Ｂ）上のＭ配
線（３４）を平坦化させて形成することができる。また
、特に周辺回路部（Ｂ）におけるＭ配線（３４）とのコ
ンタクト部（１６）に形成される段差りが低くなって、
該コンタクト部（１６）におけるアスペクト比が小さく
なるため、該コンタクト部（１６）でのＭ配線（３４）
のステップカバレージが改善され、高抵抗負荷型ＳＲＡ
Ｍ（Ｍｌ）の高信頼性化を図ることができる。

次に、記憶ノード上にソフトエラー耐性改善用のキャパ
シタを形成してα線によるソフトエラーを防止するよう
にした第２実施例に係る高抵抗負６ 前型ＳＲＡＭの構成を第３図の工程図及び第４図の等価
回路図に基いて説明する。尚、第１図及び第２図と対応
するものについては、同符号を記す。また、この第２実
施例に係る高抵抗負荷型ＳＲＡＭは、第１図Ｅまでその
製造工程（即ち、層間絶縁膜（２２）を形成する過程ま
で）が同じであるため、それまでの工程は省略し、層間
絶縁膜（２２）の形成以降について第３図の工程に基い
て説明する。

まず、第３図Ａに示すように、高抵抗負荷（Ｒ１）を含
む全面に厚み３００人程以上薄膜の眉間絶縁膜（２２）
を形成する。このとき、周辺回路部（Ｂ）においても眉
間絶縁膜（１７）上に該薄膜の層間絶縁膜（２２）が形
成される。この第２実施例においても上記第１実施例と
同様にこの高抵抗負荷（Ｒ１）上に形成される層間絶縁
膜（２２）を約３００以上度に薄膜化しても耐圧上問題
はない。

次に、第３図Ｂに示すように、接地線コンタクト部（１
２）とソース・ドレイン領域（１４）に窓（２３）及び
（２４）を形成したのち、全面に多結晶シリコン層（２
５）とタングステンシリサイド層（２６）からなるりン
グステンボリサイド層（２７）を形成する。その後、該
タングステンポリサイド層（２７）をパターニングして
接地線（２８）とビット線コンタクトライン（２９）を
形成すると共に記憶ノード（Ｎ、）上にキャパシタ（Ｃ
Ｉ）（第４図参照）の上部電極（４１）を形成する。

このとき、特にビット線コンタクトライン（２９）をス
イッチングトランジスタ（ＯＸ）のゲート電極（１０）
上にまで延長させる。これは、メモリセル部（Ａ）での
後に形成されるビット線（ＢＬ）のステップカバレージ
を改善する。ために行なうものである。

次に、第３図Ｃに示すように、全面に眉間絶縁膜（３０
）を形成したのち（このとき、周辺回路部（Ｂ）の薄膜
の眉間絶縁膜（２２）上にも眉間絶縁膜（３０）が形成
される）、スイッチングトランジスタ（ＱＸ）のゲート
電極（ｌＯ）上の部分に窓（３１）を形成すると共に、
周辺回路部（Ｂ）のＭ配線コンタクト部（１６）に層間
絶縁膜（１７）、　（２２）及び（３ｏ）を貫通する窓
（３２）を形成する。その後、全面にへβ配線層（３３
）を形成したのち、パターニングしてメモリセル部（Ａ
）にビット線（ＢＬ）を形成すると共に、周辺回路部（
Ｂ）にメモリセル部（Ａ）又は外部端子への接続用配線
（３４）を形成して第２実施例に係る高抵抗負荷型ＳＲ
ＡＭ（Ｍ２）を得る。このとき、メモリセル部（Ａ）に
おいて、ビット線（ＢＬ）が窓（３１）及びビット線コ
ンタクトライン（２９）を介してソース・ドレイン領域
（１４）に電気的に接続されると共に、周辺回路部（Ｂ
）において、Ｍ配線（３４）が窓（３２）を介してＭ配
線コンタクト部（１６）に電気的に接続される。尚、こ
の工程以降、図示しないが、特にメモリセル部（Ａ）に
おいて、ピント線（ＢＬ）上に層間絶縁膜が形成され、
更にシャント用の第２層（ＪｐＭ配線が形成される。

上述の如く、この第２実施例によれば、薄膜に形成され
る高抵抗負荷（Ｒ２）を第２層目の多結晶シリコン層（
１９）で形成するようにしたので、この高抵抗負荷（Ｒ
５）上に形成される層間絶縁膜（２２）の膜厚を薄膜化
することが可能となる。従って、上記第１実施例と同様
に、この層間絶縁膜（２２）上に形成される層間絶縁ｓ
　（３０）が平坦化され、それに伴ない、眉間絶縁膜（
３０）上に形成されるメモリセル９ 部（Ａ）上のビット線（ＢＬ）及び周辺回路部（Ｂ）上
のＭ配線（３４）を平坦化させて形成することができる
。また、特に周辺回路部（Ｂ）におけるＭ配線（３４）
とのコンタクト部（１６）に形成される段差りが低くな
って、該コンタクト部（１６）におけるアスペクト比か
小さくなるため、該コンタクト部（１６）でのＭ配線（
３４）のステップカバレージが改善され、高抵抗負荷型
ＳＲＡＭ（Ｍｚ）の高信顛性を図ることができる。

また、記憶ノード（Ｎ１）上のキャパシタ（ＣＩ）、特
にその上部電極（４１）を第３層目のタングステンポリ
サイド層（２７）で接地線（２８）及びビット線コンタ
クトライン（２９）と共に形成するようにしたので、キ
ャパシタ（Ｃ１）の上部電極（４Ｉ）を新たな配線層で
形成することなく、即ち製造プロセスを追加することな
く形成することができ、高抵抗負荷型ＳＲＡＭ（Ｍ２）
の高生産性並びに低コスト化を図ることができる。また
、高抵抗負荷（Ｒ１）上に形成される眉間絶縁膜（２２
）を薄膜化できるため、この層間絶縁膜（２２）を例え
ば誘電率の高い材料、例えばＳｉ３Ｎ４膜０ で形成すれば、キャパシタ（Ｃ１）の容量を容易に大き
くすることが可能となる。

上記第１及び第２実施例に係る高抵抗負荷型ＳＲＡＭ　
（Ｍ　＋　）及び（？Ｉ２）において、メモリセル部（
Ａ）内でのコンタクトホール、即ちビット線（ＢＬ）と
ピッｉ−線コンタクトライン（２９）とを接続させる窓
（３１）の開口径ｄｌと周辺回路部（Ｂ）内でのコンタ
クトホール、即ちＭ配線コンタクト部（１６）における
窓（３２）の開口径ｄ２を通常の場合、同一のサイズを
用いているが（ｄ１＝ｄ２）、高抵抗負荷型ＳＲＡ）１
（Ｍ＋）及び（Ｍ２）のデザインルールがより微細にな
ってくると上記コンタクト部、特に周辺回路部（Ｂ）に
おけるＭ配線コンタクト部（１６）のアスペクト比が厳
しくなって良好なステップカバレージが得られていない
場合がある。尚、メモリセル部（Ａ）のビット線（ＢＬ
）においては、スイッチングトランジスタ（ＱＸ）のゲ
ート電極（１０）上にまで延長して形成されるビット線
コンタクトライン（２９）を介してソース・ドレイン領
域（１４）への接続を行なうため、ビット線（ＢＬ）と
のコンタクト部分の段差ａが緩和されて良好なステップ
カバレージを得ることができる。そこで、集積度のゆる
い周辺回路部（Ｂ）においては、そのコンタクトポール
（窓（３２））の開口径ｄ２を少な（ともメモリセル部
（Ａ）のコンタクトホール（窓（３１））の開口径ｄ、
と比して、２０％以上太き（（ｄｚ＞ｄ＋）すれば、周
辺回路部（Ｂ）におけるＭ配線コンタクト部（１６）の
アスペクト比も２０％以上改善され、該コンタクト部　
（１６）でのＭ配線（３４）のステップカバレージがよ
り良好となる。

〔発明の効果〕

本発明に係る高抵抗負荷型の半導体メモリ装置は、第１
層の半導体膜でドライバトランジスタとスイッチングト
ランジスタを構成し、第２層の半導体膜で高抵抗負荷を
構成し、第３層の半導体膜で接地線を構成するようにし
たので、半導体膜間の層間膜を薄膜化することが可能と
なり、その結果Ｍ配線層とのコンタクト部分における該
Ｍ配線層のステップカバレージを改善することができ、
半導体メモリ装置の高信頼性化を図ることができる。

また、本発明に係る高抵抗負荷型の半導体メモリ装置は
、第１層の半導体膜でドライバトランジスタとスイッチ
ングトランジスタを構成し、第２層の半導体膜で高抵抗
負荷を構成し、第３層の半導体膜で接地線と記憶ノード
上のキャパシタ電極を構成するようにしたので、半導体
膜間の眉間膜を薄膜化することが可能となり、その結果
、Ｍ配線層とのコンタクト部分における該Ｍ配線層のス
テップカバレージを改善することができ、半導体メモリ
装置の高信頼性化を図ることができる。また、記憶ノー
ド上に形成されるソフトエラー耐性改善用のキャパシタ
電極を、製造プロセスを追加することなく容易に形成で
き、半導体メモリ装置の高生産性・低コスト化を図るこ
とができる。しかも、そのキャパシタの容量を容易に大
きくすることも可能となる。

【図面の簡単な説明】

第１図は第１実施例に係る高抵抗負荷型ＳＲＡＭの３ 構成を示す工程図、第２図はその等価回路図、第３図は
第２実施例に係る高抵抗負荷型ＳＲＡＭの構成を示す工
程図、第４図はその等価回路図、第５図は従来例を示す
構成図、第６図は他の従来例を示す構成図である。 （Ｉ’１１）、　（Ｍ２）は高抵抗負荷型ＳＲＡＭ、（
Ａ）はメモリセル部、（Ｂ）は周辺回路部、（１）はシ
リコン基板、（２）はフィールド絶縁層、（８）、　（
９）及び（１０）はゲート電極、（１２）は接地線コン
タクト部、（１３）　、　（１４）及び（１５）はソー
ス・ドレイン領域、（１６）はぜ配線コンタクト部、（
１７）　、　（２２）及び（３０）は眉間絶縁膜、（２
０）はＶｃｃライン、（Ｒ１）は高抵抗負荷、（Ｎ、）
は記憶ノード、（Ｃ１）はキャパシタ、（Ｑｌ）はスイ
ッチングトランジスタ、（ＱＸ）は別系列のスイッチン
グトランジスタ、（０□）ドライバトランジスタ、（２
８）は接地線、（２９）はビット線コンタクトライン、
（４１）は上部電極である。 ４

Claims (1)

1. 【特許請求の範囲】 １、高抵抗負荷とドライバトランジスタで構成されたフ
   リップフロップ回路と、スイッチングトランジスタとで
   メモリセルが形成されてなる半導体メモリ装置において
   、 第１層の半導体膜で上記ドライバトランジスタと上記ス
   イッチングトランジスタが構成され、第２層の半導体膜
   で上記高抵抗負荷が構成され、第３層の半導体膜で接地
   線が構成されてなる半導体メモリ装置。 ２、高抵抗負荷とドライバトランジスタで構成されたフ
   リップフロップ回路と、スイッチングトランジスタとで
   メモリセルが形成されてなる半導体メモリ装置において
   、 第１層の半導体膜で上記ドライバトランジスタと上記ス
   イッチングトランジスタが構成され、第２層の半導体膜
   で上記高抵抗負荷が構成され、第３層の半導体膜で接地
   線が構成されると共に、該第３層の半導体膜で記憶ノー
   ド上にキャパシタ電極が構成されてなる半導体メモリ装
   置。