JPH03171646A - 半導体装置の試験装置 - Google Patents
半導体装置の試験装置Info
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- JPH03171646A JPH03171646A JP31026789A JP31026789A JPH03171646A JP H03171646 A JPH03171646 A JP H03171646A JP 31026789 A JP31026789 A JP 31026789A JP 31026789 A JP31026789 A JP 31026789A JP H03171646 A JPH03171646 A JP H03171646A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
］産業上の利用分野Ｊ
本発明は、ＤＩＰ形態を有する半導体試験装置のエージ
ング試験装置に関する．
ング試験装置に関する．
現在、半導体装置のエージング試験を行なう場合、ｌつ
の半導体装置に対し１つのソケットをもちい、おのおの
のソケットに電源，信号配線を接続し、試験を行なう方
法がある． このような試験方法を用いた例として第４図、第５図に
示すように半導体装ｒＩｔｌＯ３を、縦横方向に並べお
のおのに対し、ソケット１０２を対応させ各端子１０２
（Ａ）に電源及び、信号線を接続し半導体装置のエージ
ング試験を行なう方法が知られている． 〔発明が解決しようとする課題］ しかし、前述の従来技術では半導体装置を縦横方向に並
べ、１つの半導体装置に対し１つのソケットをもちいな
ければならないため、最低でちソケットの数量分の試験
基板面積だけは必要となる．また、おのおのの半導体装
置に電源、信号配線を接続しなければならないため、そ
の試験基板面積は、さらにふえることになる．必要とさ
れる部品数６エージング試験を行なう半導体装置の数量
分だけ必要となる． そこで、本発明の目的は，エージング試験に必要な部品
数を減少し、さらに試験基板面積も減少させるところに
ある． 〔課題を解決するための千段〕 このため、本発明では１つの半導体装置のエージング試
験用基板のソケットに，電源、信号配綿を行ない半導体
装置を上方向に積み重ね、下側の半導体装置の端子に接
触させ、電気的に導通させることにより、複数の半導体
装置のエージング試験が行えることを特徴とする． 〔作 用Ｊ 本発明の上記構成によれば、あらかじめ１つのソケット
に必要な電源、信号配線を行なっておけば，半導体装置
を積み重ね、下側の半導体装置の端子に接触させるだけ
で、電気的に導通が得られエージング試験を行なうこと
ができ、エージング試験に必要な部品数、試験基板面積
ち減少させることができる． ［実 施 例Ｊ 以下，本発明装置の製造方法、動作方法を図にちとつい
て説明する． 第１図は本発明装置の上面図、第２図は側面図、第３図
は、第１図のｘ−ｘ′に沿った縦断面図である。 図面中、２０１は試験基板、２０３は半導体装置を装着
するソケット、２０２（Ａ）はソケット端子、２０３
（Ａ）２０３ （Ｂ）は半導体装置、２０４ （Ａ）２
０４ （Ｂ）は半導体装置の固定板である。 以下、詳細に説明する． まず、第５図にあるように試験基板２０１上にソケット
２０２を固定し、ソケット端子２０２（Ａ）に電源及び
、信号線を配線する．次に、ソケット２０２をはさむ形
で、半導体装置の固定板２０４ （Ａ）を取り付ける．
基本的な試験装置製造は以上である。次に、この試験装
置をもちいエージング試験を行なう場合、上記で製造さ
れた試験装置のソケット２０２に半導体装置２０３ （
Ａ）を取り付け、次に，半導体装置２０３ （Ｂ）を、
第５図のように上方向に積み重ね、半導体装置２０３（
Ａ）の端子に接触させる．以後の半導体装置は，第５図
の半導体装置２０３ （Ｂ）のように、おのおのの下側
の半導体装置の端子に接触させるような形で、取り付け
る．エージング試験に必要な数量を繰り返し積み重ねた
後に、半導体装置のずれを防止するために、半導体装置
の固定基板２０４ （Ｂ）を取りつけ、ソケット端子２
０２（Ａ）の配綿を通して、電源，信号を与え試験を行
なう． 〔発明の効果１ 以上述べてきたように本発明によれば、従来半導体装置
の数量だけ必要だった部品及び、試験基板面積が減少し
、１つ分の半導体装置の部品数及び、試験基板面積だけ
でよくなり、かつ電源、信号配線作業等にかかる時間、
及び，保守点検時間の短縮らできる．また、実際エージ
ング試験を行なった場合、１番上に取り付けられた半導
体装置の端子で信号確認を行なうことにより、すべての
半導体装置に電源，信号が伝わっているか確認できるた
め、作業時間の短縮につながる．さらに、半導体装置の
種類により、電源、信号配線が異なるため配線を変えな
ければならないが、従来方法てあると、試験を行なう半
導体装置すべての配線を変えなければならないのに対し
、本発明では１つ分の半導体装置の配線を変えればよい
ことになり、配線変更に要する時間ち短縮できるという
効果を有する． ４
の半導体装置に対し１つのソケットをもちい、おのおの
のソケットに電源，信号配線を接続し、試験を行なう方
法がある． このような試験方法を用いた例として第４図、第５図に
示すように半導体装ｒＩｔｌＯ３を、縦横方向に並べお
のおのに対し、ソケット１０２を対応させ各端子１０２
（Ａ）に電源及び、信号線を接続し半導体装置のエージ
ング試験を行なう方法が知られている． 〔発明が解決しようとする課題］ しかし、前述の従来技術では半導体装置を縦横方向に並
べ、１つの半導体装置に対し１つのソケットをもちいな
ければならないため、最低でちソケットの数量分の試験
基板面積だけは必要となる．また、おのおのの半導体装
置に電源、信号配線を接続しなければならないため、そ
の試験基板面積は、さらにふえることになる．必要とさ
れる部品数６エージング試験を行なう半導体装置の数量
分だけ必要となる． そこで、本発明の目的は，エージング試験に必要な部品
数を減少し、さらに試験基板面積も減少させるところに
ある． 〔課題を解決するための千段〕 このため、本発明では１つの半導体装置のエージング試
験用基板のソケットに，電源、信号配綿を行ない半導体
装置を上方向に積み重ね、下側の半導体装置の端子に接
触させ、電気的に導通させることにより、複数の半導体
装置のエージング試験が行えることを特徴とする． 〔作 用Ｊ 本発明の上記構成によれば、あらかじめ１つのソケット
に必要な電源、信号配線を行なっておけば，半導体装置
を積み重ね、下側の半導体装置の端子に接触させるだけ
で、電気的に導通が得られエージング試験を行なうこと
ができ、エージング試験に必要な部品数、試験基板面積
ち減少させることができる． ［実 施 例Ｊ 以下，本発明装置の製造方法、動作方法を図にちとつい
て説明する． 第１図は本発明装置の上面図、第２図は側面図、第３図
は、第１図のｘ−ｘ′に沿った縦断面図である。 図面中、２０１は試験基板、２０３は半導体装置を装着
するソケット、２０２（Ａ）はソケット端子、２０３
（Ａ）２０３ （Ｂ）は半導体装置、２０４ （Ａ）２
０４ （Ｂ）は半導体装置の固定板である。 以下、詳細に説明する． まず、第５図にあるように試験基板２０１上にソケット
２０２を固定し、ソケット端子２０２（Ａ）に電源及び
、信号線を配線する．次に、ソケット２０２をはさむ形
で、半導体装置の固定板２０４ （Ａ）を取り付ける．
基本的な試験装置製造は以上である。次に、この試験装
置をもちいエージング試験を行なう場合、上記で製造さ
れた試験装置のソケット２０２に半導体装置２０３ （
Ａ）を取り付け、次に，半導体装置２０３ （Ｂ）を、
第５図のように上方向に積み重ね、半導体装置２０３（
Ａ）の端子に接触させる．以後の半導体装置は，第５図
の半導体装置２０３ （Ｂ）のように、おのおのの下側
の半導体装置の端子に接触させるような形で、取り付け
る．エージング試験に必要な数量を繰り返し積み重ねた
後に、半導体装置のずれを防止するために、半導体装置
の固定基板２０４ （Ｂ）を取りつけ、ソケット端子２
０２（Ａ）の配綿を通して、電源，信号を与え試験を行
なう． 〔発明の効果１ 以上述べてきたように本発明によれば、従来半導体装置
の数量だけ必要だった部品及び、試験基板面積が減少し
、１つ分の半導体装置の部品数及び、試験基板面積だけ
でよくなり、かつ電源、信号配線作業等にかかる時間、
及び，保守点検時間の短縮らできる．また、実際エージ
ング試験を行なった場合、１番上に取り付けられた半導
体装置の端子で信号確認を行なうことにより、すべての
半導体装置に電源，信号が伝わっているか確認できるた
め、作業時間の短縮につながる．さらに、半導体装置の
種類により、電源、信号配線が異なるため配線を変えな
ければならないが、従来方法てあると、試験を行なう半
導体装置すべての配線を変えなければならないのに対し
、本発明では１つ分の半導体装置の配線を変えればよい
ことになり、配線変更に要する時間ち短縮できるという
効果を有する． ４
第１図は、本発明装置の上面図。
第２図は、本発明装置の側面図．
第３図は、本発明装置の断面図
第４図は，従来の半導体装置の試験装置の上面図。
第５図は、従来の半導体装置の試験装置の断面図。
１０２、 ２０２ ・ ・ ・ ・
１０２ （Ａ）．２０２ （Ａ）
ｌ ○３． ２０３ （Ａ） （Ｂ）２０４
（Ａ） （Ｂ） ・ ・ ・ ・ソケット ソケット端子 半導体装置 半導体装置の 固定基板 第１図 第３図 第２図 第４図 第５図
（Ａ） （Ｂ） ・ ・ ・ ・ソケット ソケット端子 半導体装置 半導体装置の 固定基板 第１図 第３図 第２図 第４図 第５図
Claims (1)
- デュアルインパッケージ（以下、ＤＩＰ）形態を有する
、半導体装置のエージング試験装置において、半導体装
置を上方向に積み重ね下側の半導体装置の端子に接触さ
せることで、電気的に導通させ、複数の半導体装置の試
験が同時に行えることを特徴とする半導体装置の試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31026789A JPH03171646A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31026789A JPH03171646A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171646A true JPH03171646A (ja) | 1991-07-25 |
Family
ID=18003180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31026789A Pending JPH03171646A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087442B2 (en) * | 1996-06-28 | 2006-08-08 | Pac Tech-Packaging Technologies Gmbh | Process for the formation of a spatial chip arrangement and spatial chip arrangement |
-
1989
- 1989-11-29 JP JP31026789A patent/JPH03171646A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087442B2 (en) * | 1996-06-28 | 2006-08-08 | Pac Tech-Packaging Technologies Gmbh | Process for the formation of a spatial chip arrangement and spatial chip arrangement |
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