JPH0319244A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0319244A JPH0319244A JP1153423A JP15342389A JPH0319244A JP H0319244 A JPH0319244 A JP H0319244A JP 1153423 A JP1153423 A JP 1153423A JP 15342389 A JP15342389 A JP 15342389A JP H0319244 A JPH0319244 A JP H0319244A
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- JP
- Japan
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- resist
- gate
- forming
- pattern
- layer
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/7045—Hybrid exposures, i.e. multiple exposures of the same area using different types of exposure apparatus, e.g. combining projection, proximity, direct write, interferometric, UV, x-ray or particle beam
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electron Beam Exposure (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に化合物半導体装置の製造方法
に関するものである。
に関するものである。
従来の技術
近年、化合物半導体装置は化合物半導体が有する高い移
動度のためにコンピュータなどの高速演算素子や衛星放
送釦よび衛星通信などに使用される高周波低雑音の送受
信増幅素子として期待されている。
動度のためにコンピュータなどの高速演算素子や衛星放
送釦よび衛星通信などに使用される高周波低雑音の送受
信増幅素子として期待されている。
以下、図面を参照しながら従来の化合物半導体装置の製
造方法について説明する。
造方法について説明する。
第２図は従来の化合物半導体装置のシ甘ットキーゲート
形成工程を示したものである。第２図ａにおいて、１は
電界効果トランジスタのチャンネル層となるガリウムヒ
素ｎ型活性層である。２はｎ型活性層１と密着性が優れ
ておシ電子ビームに対しても弱い感度をもつＰＭＣＩレ
ジストである。
形成工程を示したものである。第２図ａにおいて、１は
電界効果トランジスタのチャンネル層となるガリウムヒ
素ｎ型活性層である。２はｎ型活性層１と密着性が優れ
ておシ電子ビームに対しても弱い感度をもつＰＭＣＩレ
ジストである。
３は電子ビームに対して強い感度をもちサブミクロンパ
ターンあ形成に優れたＰＭＭ▲レジストである。第２図
ｄにおいて、５はショッキーゲートを形成するためのゲ
ートメタルである。
ターンあ形成に優れたＰＭＭ▲レジストである。第２図
ｄにおいて、５はショッキーゲートを形成するためのゲ
ートメタルである。
以上のように構或された化合物半導体装置のショットキ
ーゲート形成工程について説明する。
ーゲート形成工程について説明する。
第２図ａにおいて、ガリウムヒ素ｎ型活性層１の上に密
着性の優れたＰＭＣＩレジスト２を塗布乾燥する。次に
ＰＭＣＩレジスト２の上に電子ビーム感度に優れたＰＭ
Ｍ▲レジスト３を塗布乾燥する０次に、電子ビームの選
択照射を行ってＰＭＭ▲レジスト３にサブミクロンのゲ
ートパターンを現像によって形成する。第２図ｂにおい
て、ＰＭＭ▲レジスト３に形成されたゲートパターンを
マスクとしてＰＭＧＩレジスト２を選択現像してゲート
パターンを形成する。第２図Ｃにかいて、ＰＭ（ｒＩレ
ジスト２のゲートパターンをマスクとしてウエットエッ
チングしてｎ型活性層１にリセス形状の開口部を形成す
る。第２図ｄにおいて、ゲートメタル６を全面蒸着する
。第２図６において、ＰＭｆｄレジスト２およびＰＭＭ
Ａレジスト３を有機系はく離液を用いて溶解させてＰＭ
Ｍ▲レジスト３の上のゲートメタル６をいっしょに除去
してｎ型活性層１の開口部のみにゲートメタル６を選択
的に残してショットキーゲートを形成する。
着性の優れたＰＭＣＩレジスト２を塗布乾燥する。次に
ＰＭＣＩレジスト２の上に電子ビーム感度に優れたＰＭ
Ｍ▲レジスト３を塗布乾燥する０次に、電子ビームの選
択照射を行ってＰＭＭ▲レジスト３にサブミクロンのゲ
ートパターンを現像によって形成する。第２図ｂにおい
て、ＰＭＭ▲レジスト３に形成されたゲートパターンを
マスクとしてＰＭＧＩレジスト２を選択現像してゲート
パターンを形成する。第２図Ｃにかいて、ＰＭ（ｒＩレ
ジスト２のゲートパターンをマスクとしてウエットエッ
チングしてｎ型活性層１にリセス形状の開口部を形成す
る。第２図ｄにおいて、ゲートメタル６を全面蒸着する
。第２図６において、ＰＭｆｄレジスト２およびＰＭＭ
Ａレジスト３を有機系はく離液を用いて溶解させてＰＭ
Ｍ▲レジスト３の上のゲートメタル６をいっしょに除去
してｎ型活性層１の開口部のみにゲートメタル６を選択
的に残してショットキーゲートを形成する。
発明が解決しようとする課題
しかしながら、上記のような構戒では第２図ｅのように
ｎ型活性層１の開口部に形成されたゲートメタル６は、
単純な台形となう、台形の断面積はゲートメタル６の蒸
着量とＰＭＭ▲レジスト３のゲートパターン寸法で規定
されてし１うためにゲートパターンを微細化するに従っ
て台形の断面積が小さくなうゲートメタル５の電気抵抗
が増大するといった問題を有していた。
ｎ型活性層１の開口部に形成されたゲートメタル６は、
単純な台形となう、台形の断面積はゲートメタル６の蒸
着量とＰＭＭ▲レジスト３のゲートパターン寸法で規定
されてし１うためにゲートパターンを微細化するに従っ
て台形の断面積が小さくなうゲートメタル５の電気抵抗
が増大するといった問題を有していた。
本発明は上記欠点に鑑み、ｎ型活性層１の開口部に形威
されたゲートメタル５の断面形状をマッシュルーム型に
してゲートメタル６の電気抵抗の低減を図ることができ
る半導体装置の製造方法を提供するものである。
されたゲートメタル５の断面形状をマッシュルーム型に
してゲートメタル６の電気抵抗の低減を図ることができ
る半導体装置の製造方法を提供するものである。
課題を解決するための手段
上記問題点を解決するために、本発明の半導体装置の製
造方法は、ｎ型活性層の上に第１の有機系薄膜を形成す
る工程と、第１の有機系薄膜の上に第２の有機系薄膜を
形成する工程と、第２の有機系薄膜の上に第３の有機系
薄膜を形成する工程と、第３の有機系薄膜に第１の開口
部を形成する工程と、第２の有機系薄膜に第１の開口部
よう小さい第２の開口部を形成する工程と、第１の有機
系薄膜に第２の開口部をマスクとして第３の開口部を形
成する工程と、第３の開口部をマスクとしてｎ型活性層
に第４の開口部を形成する工程と、金属を全面蒸着した
のち、第１，第２，第３の有機系薄膜を有機溶剤に溶解
して第３の有機系薄膜上の金属膜をいっしょに除去して
第４の開口部のみにマッシュルーム型の金属膜を形成す
る工程とから構或されている。
造方法は、ｎ型活性層の上に第１の有機系薄膜を形成す
る工程と、第１の有機系薄膜の上に第２の有機系薄膜を
形成する工程と、第２の有機系薄膜の上に第３の有機系
薄膜を形成する工程と、第３の有機系薄膜に第１の開口
部を形成する工程と、第２の有機系薄膜に第１の開口部
よう小さい第２の開口部を形成する工程と、第１の有機
系薄膜に第２の開口部をマスクとして第３の開口部を形
成する工程と、第３の開口部をマスクとしてｎ型活性層
に第４の開口部を形成する工程と、金属を全面蒸着した
のち、第１，第２，第３の有機系薄膜を有機溶剤に溶解
して第３の有機系薄膜上の金属膜をいっしょに除去して
第４の開口部のみにマッシュルーム型の金属膜を形成す
る工程とから構或されている。
作用
との構戒によって、ｎ型活性層の開口部に断面積を制御
して大きなマッシュルーム型のゲートメタルを形成する
ことができるために電気抵抗を大幅に低減させることが
できる。
して大きなマッシュルーム型のゲートメタルを形成する
ことができるために電気抵抗を大幅に低減させることが
できる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例にふ・ける化合物半導体装置
のシヲットキーゲート形成工程を示したものである。第
１図乙において、１はガリウムヒ素ｎ型活性層である。
のシヲットキーゲート形成工程を示したものである。第
１図乙において、１はガリウムヒ素ｎ型活性層である。
２はｎ型活性層１と密着性が優れており電子ビームに対
して弱い感度をもつＰＭＧＩレジストである。３は電子
ビームに対して強い感度をもちサブミクロンパターンの
形成に優れたＰＭＭ人レジストである。４は紫外線に対
して感度をもつフォトレジストである。第１図６におい
て、５はショットキーゲートを形成するためのゲートメ
タルである。
して弱い感度をもつＰＭＧＩレジストである。３は電子
ビームに対して強い感度をもちサブミクロンパターンの
形成に優れたＰＭＭ人レジストである。４は紫外線に対
して感度をもつフォトレジストである。第１図６におい
て、５はショットキーゲートを形成するためのゲートメ
タルである。
以上のように構或された化合物半導体装置のショットキ
ーゲート形成工程について以下その動作を説明する。
ーゲート形成工程について以下その動作を説明する。
第１図ａにおいて、ガリウムヒ素ｎ型活性層１の上に密
着性の優れたＰＭＣＩレジスト２を塗布乾燥する。次に
、ＰＭＧエレジスト２の上に電子ビームに対して感度の
優れ九ＰＭＭ▲レジスト３を塗布乾燥する。さらに、Ｐ
ＭＭ▲レジスト３の上に紫外線に対して感度をもつフォ
トレジスト４を塗布乾燥する。次に紫外線の選択露光と
現像によってフォトレジスト４にアンダーカット形状の
ゲートパターンを寸法制御して形成する。第１図ｂにか
いて、フォトレジスト４のゲートパターンの内側に電子
ビームの選択照射を行ってＰＭＭ▲レジスト３に７ォト
レジスト４のゲートパターンようも小さいサブミクロン
のゲートパターンヲ現像によって形成する。第１図Ｃに
おいて、ＰＭＭ▲レジスト３のゲートパターンをマスク
としてＰＭＤＩレジスト２を選択現像によって寸法制御
してゲートパターンを形成する。第１図ｄにおいて，
ＰＭＣＩレジスト２のゲートパターンをマスクとしてウ
エットエッチングを行ってｎ型活性層１にリセス形状の
開口部を形成する。第１図６において、ゲートメタル５
を全面゛蒸着してｎ型活性層１の開口部上とＰＭＭ人レ
ジスト♀上およびフォトレジスト４上に金属膜を形成す
る。第１図ｆにおいて、ＰＭＧＩレジスト２とＰＭＭ▲
レジスト３およびフォトレジスト４を有機系はく離液に
溶解してＰＭＭ▲レジスト３上およびフォトレジスト４
上のゲートメタル５を同時に除去してｎ型活性層１の開
口部上のみにマッシュルーム型のゲートメタル５を形成
する。
着性の優れたＰＭＣＩレジスト２を塗布乾燥する。次に
、ＰＭＧエレジスト２の上に電子ビームに対して感度の
優れ九ＰＭＭ▲レジスト３を塗布乾燥する。さらに、Ｐ
ＭＭ▲レジスト３の上に紫外線に対して感度をもつフォ
トレジスト４を塗布乾燥する。次に紫外線の選択露光と
現像によってフォトレジスト４にアンダーカット形状の
ゲートパターンを寸法制御して形成する。第１図ｂにか
いて、フォトレジスト４のゲートパターンの内側に電子
ビームの選択照射を行ってＰＭＭ▲レジスト３に７ォト
レジスト４のゲートパターンようも小さいサブミクロン
のゲートパターンヲ現像によって形成する。第１図Ｃに
おいて、ＰＭＭ▲レジスト３のゲートパターンをマスク
としてＰＭＤＩレジスト２を選択現像によって寸法制御
してゲートパターンを形成する。第１図ｄにおいて，
ＰＭＣＩレジスト２のゲートパターンをマスクとしてウ
エットエッチングを行ってｎ型活性層１にリセス形状の
開口部を形成する。第１図６において、ゲートメタル５
を全面゛蒸着してｎ型活性層１の開口部上とＰＭＭ人レ
ジスト♀上およびフォトレジスト４上に金属膜を形成す
る。第１図ｆにおいて、ＰＭＧＩレジスト２とＰＭＭ▲
レジスト３およびフォトレジスト４を有機系はく離液に
溶解してＰＭＭ▲レジスト３上およびフォトレジスト４
上のゲートメタル５を同時に除去してｎ型活性層１の開
口部上のみにマッシュルーム型のゲートメタル５を形成
する。
以上のように本夾施例によれば、第１図ａ，第１図ｂ，
第１図Ｃのように、３層レジストの各層ごとに寸法制御
を独立して行うことによってゲートパターンを任意に制
御することができ、第１図ｆのように、ｎ型活性層１の
開口部に形成されたマッシュルーム型のゲートメタル６
の断面積を制御して大きくすることができるため電気抵
抗の低減を図ることができる。
第１図Ｃのように、３層レジストの各層ごとに寸法制御
を独立して行うことによってゲートパターンを任意に制
御することができ、第１図ｆのように、ｎ型活性層１の
開口部に形成されたマッシュルーム型のゲートメタル６
の断面積を制御して大きくすることができるため電気抵
抗の低減を図ることができる。
なお、実施例ではガリウムヒ素ｎ型活性層を用いたが活
性層はガリウムヒ素に限定されるものではなく化合物半
導体であれば何でもよい。例えばアルミニウムガリウム
ヒ素などが考えられる。１た、３層レジストの最上層レ
ジストとしてフォトレジストを用いたが、最上層レジス
トはフォトレジストに限定されるものではなく、アンダ
ーカット形状が得られるものなら何でもよい。
性層はガリウムヒ素に限定されるものではなく化合物半
導体であれば何でもよい。例えばアルミニウムガリウム
ヒ素などが考えられる。１た、３層レジストの最上層レ
ジストとしてフォトレジストを用いたが、最上層レジス
トはフォトレジストに限定されるものではなく、アンダ
ーカット形状が得られるものなら何でもよい。
発明の効果
以上のように本発明は、３層レジストの各層のゲートパ
ターンを制御して最上層のゲートパターンを中間層のゲ
ートパターンようも大きくすることによって、ｎ型活性
層の開口部にゲート長はサブミクロンの１″１でゲート
の断面積だけを大きくシタマッシュルーム型のゲートメ
タルを形成することができ、これによってゲートメタル
の電気抵抗を任意に低減することができ、その実用的効
果は大なるものがある。
ターンを制御して最上層のゲートパターンを中間層のゲ
ートパターンようも大きくすることによって、ｎ型活性
層の開口部にゲート長はサブミクロンの１″１でゲート
の断面積だけを大きくシタマッシュルーム型のゲートメ
タルを形成することができ、これによってゲートメタル
の電気抵抗を任意に低減することができ、その実用的効
果は大なるものがある。
第１図は本発明の一実施例における化合物半導体装置の
ショットキーゲート形成工程図、第２図は従来の化合物
半導体装置のシッットキーゲート形成工程図である。 １・・・・・・ガリウムヒ素ｎ型活性層、２・・・・・
・ＰＭＧＩレジスト、３・・・・・・ＰＭＭ▲レジスト
、４・・・・・・フォトレジスト、６・・・・・・ゲー
トメタル。
ショットキーゲート形成工程図、第２図は従来の化合物
半導体装置のシッットキーゲート形成工程図である。 １・・・・・・ガリウムヒ素ｎ型活性層、２・・・・・
・ＰＭＧＩレジスト、３・・・・・・ＰＭＭ▲レジスト
、４・・・・・・フォトレジスト、６・・・・・・ゲー
トメタル。
Claims (1)
- ｎ型活性層の上に第１の有機系薄膜を形成する工程と、
前記第１の有機系薄膜の上に電子ビームに対して感度を
もつ第２の有機系薄膜を形成する工程と、前記第２の有
機系薄膜の上に光あるいは電子ビームに対して感度をも
つ第３の有機系薄膜を形成する工程と、選択露光あるい
は選択電子ビーム照射によって前記第３の有機系薄膜に
第１の開口部を形成する工程と、前記第１の開口部の内
側に電子ビーム照射を行って第２の有機系薄膜に第１の
開口部より小さい第２の開口部を形成する工程と、前記
第２の開口部をマスクとして前記第１の有機系薄膜に第
３の開口部を寸法制御して形成する工程と、前記第３の
開口部をマスクとして前記ｎ型活性層に第４の開口部を
形成する工程と、前記第１、第２、第３、第４の開口部
に金属膜を形成する工程と、第１、第２、第３の有機系
薄膜を溶解することによって前記第３の有機系薄膜の上
の金属膜を除去する工程とからなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153423A JP2667250B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153423A JP2667250B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319244A true JPH0319244A (ja) | 1991-01-28 |
| JP2667250B2 JP2667250B2 (ja) | 1997-10-27 |
Family
ID=15562185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153423A Expired - Fee Related JP2667250B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667250B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368135A (ja) * | 1991-06-14 | 1992-12-21 | Mitsubishi Electric Corp | Ｔ型パターン形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPS59119765A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS60153124A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electric Ind Co Ltd | 塗膜形成方法 |
| JPS62299033A (ja) * | 1986-06-18 | 1987-12-26 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-15 JP JP1153423A patent/JP2667250B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPS59119765A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS60153124A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electric Ind Co Ltd | 塗膜形成方法 |
| JPS62299033A (ja) * | 1986-06-18 | 1987-12-26 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368135A (ja) * | 1991-06-14 | 1992-12-21 | Mitsubishi Electric Corp | Ｔ型パターン形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2667250B2 (ja) | 1997-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |