JPH03196379A - 描画演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばＣＲＴにおけるラスクスキャン方式の
ように、ドツト発生点がマトリックス状に配列されたド
ツトパターン形成面に各スキャンライン毎にドツトを発
生させて図形を描画するための描画演算処理装置に関し
、特に、与えられた２直線間の塗り潰し処理を高速に行
うのに適した装置に関するものである。

〔従来の技術〕

近年、この種の描画演算処理装置に、汎用のマイクロコ
ンピュータが使用されるようになってきている。汎用の
マイクロコンピュータの中央処理装置（ＣＰＵ）は、通
常、演算回路（ＡＬＵ）と、二のＡＬＵの演算結果を一
時保持するアキュムレータ（ＡＣＣ）と、演算の結果生
じる桁上がり等のステータスフラグを記憶するフラグレ
ジスタを備えている。このフラグレジスタは、演算結果
の状態（符号、桁上がりの有無等）を示すもので、ＡＬ
Ｕは次のステップの演算において、前ステップの演算の
結果生じたフラグがフラグレジスタから入力されていな
ければプログラム通りの演算を行えなくなる。

ところで、描画プロセスの中で頻繁に行われる作業とし
て、２本の直線を引き、その２本の直線の間を塗り潰す
作業がある。この作業は、例えば第３図に示すように、
ラスクスキャン方向（水平方向）の１スキヤンライン毎
に、第１の直線り。

に対応するドツト発生点の位置を計算する第１のステッ
プと、第２の直線Ｌ２に対応するドツト発生点の位置を
計算する第２のステップと、計算によって求められた上
記２つのドツト発生点及びその間の全てのドツト発生点
にドツトを発生させる第３のステップの３つのステップ
を繰り返す作業である。

各直線り、、Ｌ２の発生には、通常、ｒ　Ｂｒｅｓｅｎ
ｈａｍの線描画アルゴリズム」と呼ばれる方法が用いら
れる。このｒ　Ｂｒｅｓｅｎｈａｍの線描画アルゴリズ
ム」については、図形処理情報センター出版の雑誌ｒＰ
　Ｉ　ＸＥＬＪ　ＮＯ，１１の１０１〜１０７ページに
記載されているが、第４図を参照して簡単に説明すると
、例えばＸ軸に対する傾きが４５６より小さい直線！を
描画する場合、図示のように、確定したドツトＤｏ（Ｘ
＋、ｙＩ）に対してＸ軸方向に１移動した点ＤＩ　（Ｘ
＋　＋１．　　ｙＩ　）と、Ｘ軸方向及びＹ軸方向に夫
々１移動した点Ｄｚ　　（ｘ＋　＋１゜ｙＩ＋１）を計
算し、これらの点Ｄ＋−Ｄｉと理想直線ｌとの間の誤差
を夫々求め、その誤差の小さい方の点を描画点として確
定して、そこにドツトを発生させる。以下同様にして直
線！を表現するためのドツトパターンを形成する。

この演算を、整数値のみを用いて行うようにしたのがｒ
　Ｂｒｅｓｅｎｈａｍの線描画アルゴリズムＪである。

〔発明が解決しようとする課題〕

コ（Ｄ　ｒ　Ｂｒｅｓｅｎｈａｍの線描画アルゴリズム
」を用いて、第３図で説明したような２直線間の塗り潰
し作業を行う場合、直線り、、Ｌ、に対応したドツトを
発生させるためには、直線Ｌ＋、Ｌｘの各々において、
１つ前に発生させたドツトに関する情報（例えば、累積
誤差等）が無いと次のドツトを発生させることができな
い。例えば、第３図において、直線り、のドツトＣを発
生させるためには、同じ直線り、の１つ前のドラＩ−ａ
に関する情報が必要である。

しかし、この２直線間の塗り潰し作業においては、既述
した３つのステップを繰り返すことにより、直線Ｌ１の
ドラ）ａの計算の次には、直線Ｌ２のドツトｂの計算に
移ってしまい、直線Ｌ１のドツトＣの発生位置を求める
ための計算を行う時点では、ドツトａを発生させる際に
行った計算時のフラグレジスタの内容は消えてしまって
いる。このため、従来のマイクロコンピュータを用いた
システムでは、ドツトＣの発生位置を計算する際に必要
な情報をＣＰＵとは別のメモリに記憶させておき、これ
を読み出して使うようにするか、或いは、ドラ）ａの発
生時に得られた計算結果の状態を、フラグレジスタを用
いずに判定するための特別のステップを設けることが必
要となり、結果として、全体の描画速度が遅くなるとい
う問題点があった。

そこで本発明は、上記の問題点を解決して、与えられた
２直線間を塗り潰す作業を、従来周知の描画演算処理装
置よりも高速で行うことのできる描画演算処理装置を提
供することをその課題とするものである。

〔課題を解決するための手段〕

上記課題を解決するための本発明による描画演算処理装
置は、例えば第１図に示すように、ドツト発生点がマト
リックス状に配列されたドツトパターン形成面（例えば
ビットマツプメモリ６内に展開された仮想的な概念であ
って良い。）に各スキャンライン毎にドツトを発生させ
て図形を描画するための描画演算処理装置において、＝
５＝ 与えられた２直線間を塗り潰す処理を行う際に、前記ス
キャンライン毎に前記２直線に対応するドツトの発生点
の位置を夫々求めるための演算を行う演算手段１３と、 前記演算手段１３において１つのドツト発生点に関する
前記演算が終了した時点で、その演算の結果体じたステ
ータスフラグを記憶する第１のフラグレジスタ１６と、 前記演算手段１３において次のドツト発生点に関する前
記演算を行う前に前記第１のフラグレジスタ１６の内容
を取り込んで記憶する第２のフラグレジスタ１７と、 前記演算手段１３の演算結果に基づいて決定された、１
つのスキャンライン上における前記２直線に対応する２
つのドツト発生点及びその間に存在する全てのドツト発
生点にドツトを発生させるドツト発生手段（例えば、実
施例の塗り潰し回路５）とを有している。

〔作用〕

本発明の描画演算処理装置においては、フラグレジスタ
を２個設け、第１のフラグレジスタ１６の内容が、演算
手段１３が新たなドツト発生点に関する演算を行うこと
によって更新される前に、その第１のフラグレジスタ１
６の内容を第２のフラグレジスタ１７に転送して記憶さ
せるようにしている。

従って、与えられた２直線間を塗り潰す作業において、
第１の直線に対応するドツト発生点の位置を求めるため
の演算を行った後、第２の直線に対応するドツト発生点
の位置を求める演算を行い、次に再び第１の直線に対応
するドツト発生点の位置を求める演算を行う際に、その
第１の直線の１つ前で発生させたドツトに関する情報（
例えば、累積誤差等）を把握するためのステータスフラ
グが第２のフラグレジスタ１７に残っている。

このため、本発明においては、第２のフラグレジスタ１
７を参照するだけで、同じ直線の１つ前のドツトに関す
る情報を容易且つ正確に把握することができる。

〔実施例〕

以下、本発明を実施例につき図面を参照して説明する。

第１図は本発明の一実施例による描画演算処理装置の構
成を示すブロック図である。

この描画演算処理装置は、直線発生回路ｌ、この直線発
生回路１にクロック信号を供給するクロックジェネレー
タ２及び塗り潰し回路５を有し、直線発生回路１と塗り
潰し回路５は、データバス３及びアドレスバス４を介し
てビットマツプメモＩ７６に夫々接続されている。なお
図示は省略したが、このデータバス３及びアドレスバス
４にプログラムメモリや他の制御機器、例えばシステム
コントローラ等が接続されている。

直線発生回路１は、図示の如く、命令レジスタ１１、命
令デコーダ／制御回路１２、演算回路（ＡＬＵ）１３、
データレジスタ（ＤＲ）１４、アキュムレータ（ＡＣＣ
）１５、第１のフラグレジスタ１６、第２のフラグレジ
スタ１７及びゲート回路１８．１９．２０．２１．２２
．２３を有するマイクロプロセッサで構成されている。

そして、図外のプログラムメモリから読み出された命令
は、命令レジスタ１１で一時保持され、その命令のオペ
レーション部は命令デコーダ／制御回路１２に送られて
解読される。命令デコーダ／制御回路１２は、解読した
命令コードの内容に応じて、クロックジェネレータ２か
らのクロック信号に同期した各種ゲート信号をゲート１
８〜２３に送出したり、各種の制御信号を生成して、こ
れを各部に送出する。また、この命令デコーダ／制御回
路１２で解読された演算命令はＡＬＵ１３に送られ、こ
のＡＬＵ１３で所定の演算が実行される。

塗り潰し回路５は、上述の直線発生回路１とほぼ同様に
構成されており、命令レジスタ、ＡＬＵ等を有している
。但し、フラグレジスタは１個で良い。従って、この塗
り潰し回路５は、従来の汎用マイクロプロセッサによっ
て構成することができる。

次に、以上のように構成した描画演算処理装置を用いて
２直線間の塗り潰し作業を行う手順を、０ 第２Ａ図及び第２Ｂ図に示したフローチャートに従って
説明する。

第２Ａ図は、２直線間の塗り潰し作業を行うための基本
ステップを示すもので、例えば第３図に示すように、２
直線ＬＬ、Ｌ２の間を塗り潰す場合、まず、第１図の直
線発生回路１のＡＬＵ１３において、最初のスキャンラ
イン上での第１の直線り、の始点ドツトａの位置を求め
るための演算を行う（ステップ１）。そして、この演算
の結果生じたステータスフラグは第１のフラグレジスタ
１６に記憶される。

次に、やはり直線発生回路ｌのＡＬＵ１３により、同じ
スキャンライン上での第２の直線Ｌ２の始点ドラ）ｂの
位置を求めるための演算が行われる（ステップ２）。こ
のドラ＋−ｂの位置を求めるための演算の結果生じるス
テータスフラグは、やはり第１のフラグレジスタ１６に
記憶されるが、この演算を実行する前に、第１のフラグ
レジスタ１６に記憶されている内容は、第２のフラグレ
ジスタ１７に取り込まれて記憶される。

上記ステップ１及びステップ２において直線発生回路工
のＡＬＵ１３で得られたドツト発生点に関する情報は、
第１図の塗り潰し回路５に供給される。そして、この塗
り潰し回路５は、直線発生回路１のＡＬＵ１３から送ら
れてきた情報に基づいて、両始点ドッ）ａ、ｂ及びその
間に存在する全てのドツト発生点にドツトを発生させる
（ステップ３）。この塗り潰し回路５によるドツト発生
、即ち、塗り潰しは、具体的には、ビットマツプメモリ
６内の両始点ドッ）ａ、ｂに対応するビット及びその間
に存在するビットを全て論理反転することにより行われ
る。

そして、この第１のスキャンライン上での塗り潰し作業
が終了すると、スキャンラインを１つシフトさせ（ステ
ップ４）、第２のスキャンライン上での塗り潰し作業を
行う。

第２Ｂ図は、第２のスキャンライン以降のスキャンライ
ン上で塗り潰し作業（ステップ５及び６）を行うための
ドツト位置演算処理のサブルーチンを示すものである。

１ ２ このドツト位置演算処理においては、例えば第１の直線
り、のドラ）ｃを発生させる場合（ステップ５）、まず
、１つ前のスキャンライン上で発生させたその直線り、
のドツトａに関するデータ（例えば、誤差の累積値等）
を、第１図のデータレジスタ（ＤＲ）１４から読み出し
て、ＡＬＵＩ３に供給する。

ＡＬＵ１３は、このデータと第２のフラグレジスタ１７
に記憶されているフラグ状態とからドツトａに関する正
確な情報を得る。この時、第２のフラグレジスタ１７に
は、ＡＬＵ１３がドツトａに関して演算を行った時のス
テータスフラグが記憶されているので、この第２のフラ
グレジスタ１７の記憶内容をＡＬＵ１３に供給すること
により、ＡＬＵ１３はフラグに関してドラ）ａを発生さ
せた直後の状態になり、あたかも連続して同一直線り、
上のドツトを発生させるかのようになる。

次いで、ゲート２２を介して、第１のフラグレジスタ１
６の内容（即ち、第２の直線Ｌ２のドツトｂに関する演
算を行った際のフラグ状態）が第２のフラグレジスタ１
７に取り込まれる。

次に、ドツトＣを発生させるために必要な演算がＡＬＵ
１３において行われるが、この時、第１のフラグレジス
タ１６の内容は更新される。

しかる後、フローは、第２Ａ図のメインルーチンにリタ
ーンする。

第２の直線Ｌ２のドツトを発生するステップ６において
も、全く同様の処理が行われ、例えばドラｌ−ｄを発生
させる場合には、１つ前のドツトｂに関するデータが読
み出され、このデータと、ドラ）ｂに関してＡＬＵ１３
が行った演算結果のフラグ状態を記憶している第２のフ
ラグレジスタ１７とから、トン）ｂに関する正確な情報
が得られる。

次に、上述したステップ５．６で夫々得られたドツト発
生点に関する情報に基づいて、塗り潰し回路５により、
２つのドツトｃ、ｄ及びその間に存在する全てのドツト
発生点にドツトを発生させる。

次に、スキャンラインが最終スキャンラインか３ ４− 否かが判断され（ステップ８）、最終スキャンラインで
ない場合には、フローをステップ４に戻してスキャンラ
インをシフトさせ、次のスキャンライン上での塗り潰し
作業を行う。

このようにして、順次ドツトｅ、ｆ、−−−−−を求め
、その間を塗り潰す。

このように、本実施例の描画演算処理装置においては、
各直線り、、Ｌ、の開始端のドラ）ａ、ｂ以外のドツト
を発生させる場合、第１のフラグレジスタ１６ではなく
、第２のフラグレジスタ１７の記憶内容をＡＬＵ１３に
供給することにより、各々の直線　Ｌ＋、Ｌ２における
１つ前のドツトに関する情報を正確に把握することがで
きる。従って、例えばプロセッサ内のレジスタのみを使
用して、ドツト発生点の位置を決めるための演算処理を
行うようにすることができ、その場合でも、その演算結
果の情報を判定するための特別のステップを必要としな
い。従って、汎用マイクロコンピュータを用いた従来の
この種の描画演算処理装置に比較して、２直線間の塗り
潰し処理を高速で行うことができる。

なお、上に説明した実施例は、ラスクスキャン方式のＣ
ＲＴ用の描画演算処理装置であるが、本発明の描画演算
処理装置は、他のあらゆる種類のドツト式プロッタ、プ
リンタ、デイスプレィ等に適用が可能である。

また、本発明で言う「ドツトパターン形成面」は、実際
にそのような面が存在している必要はなく、例えばビッ
トマツプメモリ等に展開された仮想的な概念であって良
い。

更に、液晶デイスプレィ等のデイスプレィ装置に本発明
を適用する場合には、そのデイスプレィ装置の各画素を
１つのドツトとみなして、本発明を適用すれば良い。

〔発明の効果〕

本発明の描画演算処理装置においては、フラグレジスタ
を２個設け、与えられた２直線間を塗り潰す処理を行う
際に、同じ直線の１つ前のスキャンライン上で発生させ
たドツトに関する情報を判断するためのステータスフラ
グの状態を第２のフ　５− ６ ラグレジスタに残すようにしている。

従って、この第２のフラグレジスタをルックアップする
ことにより、当該スキャンライン上でのその直線のドツ
ト発生点の位置を決定するのに必要な情報を容易且つ正
確に得ることができ、他の特別のステップを設ける必要
がないので、全体の描画速度を速くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による描画演算処理装置の構
成を示すブロック図、第２Ａ図及び第２Ｂ図は第１図の
装置の動作を示すフローチャート、第３図は２直線間の
塗り潰し作業を説明するための説明図、第４図は直線を
発生させる方法を説明するための説明図である。 なお、図面に用いた符号において、 １　・・・・・・　直線発生回路 ２　・・・・・・　クロックジェネレータ５　・・・・
・・　塗り潰し回路（ドツト発生手段）６　・・・・・
・　ビットマツプメモリ１３　・・・・・・　演算回路
（ＡＬＵ）・・・・・・　アキュムレータ（ＡＣＣ）・
・・・・・　第１のフラグレジスタ ・・・・・・　第２のフラグレジスタ

Claims (1)

1. 【特許請求の範囲】 ドット発生点がマトリックス状に配列されたドットパタ
   ーン形成面に各スキャンライン毎にドットを発生させて
   図形を描画するための描画演算処理装置において、 与えられた２直線間を塗り潰す処理を行う際に、前記ス
   キャンライン毎に前記２直線に対応するドット発生点の
   位置を夫々求めるための演算を行う演算手段と、 前記演算手段において１つのドット発生点に関する前記
   演算が終了した時点で、その演算の結果生じたステータ
   スフラグを記憶する第１のフラグレジスタと、 前記演算手段において次のドット発生点に関する前記演
   算を行う前に前記第１のフラグレジスタの内容を取り込
   んで記憶する第２のフラグレジスタと、 前記演算手段の演算結果に基づいて決定された、１つの
   スキャンライン上における前記２直線に対応する２つの
   ドット発生点及びその間に存在する全てのドット発生点
   にドットを発生させるドット発生手段とを有することを
   特徴とする描画演算処理装置。