JPH03229350A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
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- JPH03229350A JPH03229350A JP2025774A JP2577490A JPH03229350A JP H03229350 A JPH03229350 A JP H03229350A JP 2025774 A JP2025774 A JP 2025774A JP 2577490 A JP2577490 A JP 2577490A JP H03229350 A JPH03229350 A JP H03229350A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のＣＰＵ間の同期処理を行うマルチプロ
セッサ装置に関するものである。
セッサ装置に関するものである。
従来の技術
従来、マルチプロセッサシステムにおいて同期処理が必
要な場合、各ＣＰＵがシステムクロックに同期或は非同
期しているにもかかわらず、ソフトウェアによって同期
のための処理がされていた。
要な場合、各ＣＰＵがシステムクロックに同期或は非同
期しているにもかかわらず、ソフトウェアによって同期
のための処理がされていた。
第６図は、従来の一例を示した図である。４つのＣＰ
Ｕ八、［３，（”’、、 Ｄてマルチフ゛ロセ・ソサ
システムを構成し、ＣＰＵＡにはタスク１．ＣＰＵＢに
はタスク２、ＣＰ Ｕ Ｃにはタスク；（、ＣＰ Ｕ
Ｄにはタスク４を割り当てている。史にタスク３は他の
タスクに比へ早く終了することが前もって解っており、
ＣＰＩＪＣに同期処理をさせるとし、タスク１〜４が全
て終了した後に、各タスク１〜４の結果を用いて新たな
タスクを開始するとする。
Ｕ八、［３，（”’、、 Ｄてマルチフ゛ロセ・ソサ
システムを構成し、ＣＰＵＡにはタスク１．ＣＰＵＢに
はタスク２、ＣＰ Ｕ Ｃにはタスク；（、ＣＰ Ｕ
Ｄにはタスク４を割り当てている。史にタスク３は他の
タスクに比へ早く終了することが前もって解っており、
ＣＰＩＪＣに同期処理をさせるとし、タスク１〜４が全
て終了した後に、各タスク１〜４の結果を用いて新たな
タスクを開始するとする。
タスクｌ〜４の処理をスタートし、先ず最初にタスク３
が終了し、ＣＰＵＣは同門処理を開始する。
が終了し、ＣＰＵＣは同門処理を開始する。
ＣＰＵＡがタスク１を終了し、ＣＰＵＣに対し終了した
ことをソフトウェアを用いて通信する。次にＣＰＵＤが
タスク４を終了し、ｃ Ｐ ＩＪ Ｃに対し終了したこ
とをソフトウェアを用いて通信する。
ことをソフトウェアを用いて通信する。次にＣＰＵＤが
タスク４を終了し、ｃ Ｐ ＩＪ Ｃに対し終了したこ
とをソフトウェアを用いて通信する。
最後にＣＰＵＢがタスクを終了し、ＣＰ Ｕ Ｃに対し
終了したことをソフトウェアを用いて通信する。
終了したことをソフトウェアを用いて通信する。
ＣＰＵＣは各ＣＰＵＡ、Ｂ、Ｄからの通信結果をメモリ
に格納しておき、ある一定間隔或は連続してメモリ内容
をソフトウェアによりチエツクすることにより、各ｃ
ｐ ｔ＋に割り当てたタスクが終了しているかどうかを
判断する。各タスクが終了していると、タスク１−４終
了後の処理、例えばタスク１〜４まての処理結果を用い
て実行するタスクを新たにＣＰＵＣは起動する。
に格納しておき、ある一定間隔或は連続してメモリ内容
をソフトウェアによりチエツクすることにより、各ｃ
ｐ ｔ＋に割り当てたタスクが終了しているかどうかを
判断する。各タスクが終了していると、タスク１−４終
了後の処理、例えばタスク１〜４まての処理結果を用い
て実行するタスクを新たにＣＰＵＣは起動する。
発明が解決しようとする。ｉｔ！ａ
この様にソフトウェアによって同期を行う場合、各タス
クの終了から、新たに同期後の処理を行うまでに、タス
ク終了通信と通信結果のチエツクが必要であり、ソフト
ウェア負担が増大し、また、ソフトウェア処理によるオ
ーバーヘッドが発生していた。
クの終了から、新たに同期後の処理を行うまでに、タス
ク終了通信と通信結果のチエツクが必要であり、ソフト
ウェア負担が増大し、また、ソフトウェア処理によるオ
ーバーヘッドが発生していた。
本発明は上記従来の課題を解決するもので、複数のＣＰ
Ｕ間の同期処理を行う場合、同期処理受理をソフトウェ
ア処理で行わず、ハードウェアでシステムクロックに同
期成は非同朋に行うことにより、より高速処理が可能な
マルチプロセッサ装置を提供することを目的としている
。
Ｕ間の同期処理を行う場合、同期処理受理をソフトウェ
ア処理で行わず、ハードウェアでシステムクロックに同
期成は非同朋に行うことにより、より高速処理が可能な
マルチプロセッサ装置を提供することを目的としている
。
課題を解決するための手段
本発明のマルチプロセッサ装置は、複数個のＣＰ ［Ｊ
を有し、処理を行うマルチプロセッサ装置において、各
ＣＰ Ｕは入力′ｆ＃そと出）１喘子を別々に持ち、各
ＣＰ［、ｌの入力端子は、他のＣＰ ［Ｊの出力端子と
順次接続されてリング状接続を形成し、マスタＣＰＵは
自らのタスクを終ｒすると、出力端子から所Ｔの信号を
出力し、また入力端子にその所定の信号が入力されるこ
とによって他の全ての非マスタＣＰＵがタスク処理を終
了したことを認識するものであり、非マスクＣＰＵは、
自らのタスクを終了すると自らの入力端子と出力端子を
接続するものであることを特徴とし、また、複数個のＣ
ＰＵを有し、処理を行うマルチプロセッサ装置において
、各ＣＰＵにはシステムクロック信号が入力されると共
に、それぞれのＣＰＵ間が接続され、マスタＣＰＵは自
らのタスクを終了すると、システムクロック信号に同期
して、所定信号を他の全ての非マスクＣＰ Ｕへ出力し
、また、前記システムクロック信号とは別のタイミング
で他の非マスタＣＰＵからの出力を入力するものであり
、前記非マスクＣＰＵは、自らのタスクの処理が終了す
ると、終了信号を出力ずろものであることを特徴とする
ものである。
を有し、処理を行うマルチプロセッサ装置において、各
ＣＰ Ｕは入力′ｆ＃そと出）１喘子を別々に持ち、各
ＣＰ［、ｌの入力端子は、他のＣＰ ［Ｊの出力端子と
順次接続されてリング状接続を形成し、マスタＣＰＵは
自らのタスクを終ｒすると、出力端子から所Ｔの信号を
出力し、また入力端子にその所定の信号が入力されるこ
とによって他の全ての非マスタＣＰＵがタスク処理を終
了したことを認識するものであり、非マスクＣＰＵは、
自らのタスクを終了すると自らの入力端子と出力端子を
接続するものであることを特徴とし、また、複数個のＣ
ＰＵを有し、処理を行うマルチプロセッサ装置において
、各ＣＰＵにはシステムクロック信号が入力されると共
に、それぞれのＣＰＵ間が接続され、マスタＣＰＵは自
らのタスクを終了すると、システムクロック信号に同期
して、所定信号を他の全ての非マスクＣＰ Ｕへ出力し
、また、前記システムクロック信号とは別のタイミング
で他の非マスタＣＰＵからの出力を入力するものであり
、前記非マスクＣＰＵは、自らのタスクの処理が終了す
ると、終了信号を出力ずろものであることを特徴とする
ものである。
作用
請求項１の本発明は、マスタＣＰ Ｕが自らのタスクの
処理を終了すると、出力端子から所定信号を出力し、他
の非マスタの一つがそれを入力し、その他の非マスタは
自らのタスク処理を終了すると、自らの入力端子と出力
端子を接続するので、全ての非マスタのタスク処理が終
了すると、マスクＣＰｔＪの入力端子に所定信号が戻っ
てきて、全ＣＰＵのタスク処理が終了したことを特徴す
る請求項２の本発明は、マスタＣＰＵは自らのタスクの
処理を終了すると、システムクロック信号に応じて、終
了信号を出力し、その他の非マスタＣＰＵはその終了信
号を入力すると共に、自らのタスクの処理が終了すると
、自らの終了信号を出力し、マスクＣＰＵは全ての他の
非マスタＣＰＵが終了信号を出力したことによって全て
のＣＰ ＬＩのタスク処理が終了したことを認識する。
処理を終了すると、出力端子から所定信号を出力し、他
の非マスタの一つがそれを入力し、その他の非マスタは
自らのタスク処理を終了すると、自らの入力端子と出力
端子を接続するので、全ての非マスタのタスク処理が終
了すると、マスクＣＰｔＪの入力端子に所定信号が戻っ
てきて、全ＣＰＵのタスク処理が終了したことを特徴す
る請求項２の本発明は、マスタＣＰＵは自らのタスクの
処理を終了すると、システムクロック信号に応じて、終
了信号を出力し、その他の非マスタＣＰＵはその終了信
号を入力すると共に、自らのタスクの処理が終了すると
、自らの終了信号を出力し、マスクＣＰＵは全ての他の
非マスタＣＰＵが終了信号を出力したことによって全て
のＣＰ ＬＩのタスク処理が終了したことを認識する。
実施例
以下、本発明の実施例について、ｍ面を参曜しながら説
明する。
明する。
第３図は、請求項１の発明の概略を示すブロック図であ
る。同図において、各ＣＰＵＡ、 Ｂ、 Ｃ１Ｄ、
２３．２４．２５．２６は、それぞれの入力端そ１と出
力端子２を順次接続し、リング状に接続されている。
る。同図において、各ＣＰＵＡ、 Ｂ、 Ｃ１Ｄ、
２３．２４．２５．２６は、それぞれの入力端そ１と出
力端子２を順次接続し、リング状に接続されている。
第１図は、その同期処理信号出力端子２と同量処理ＩＳ
号入力端子１０回路図である。該同期処理信号入力端子
（以下、入力端子という）ｌと該同期処理信号出力端子
（以下、出力端子という）２は、Ｐチャンネルトランジ
スタ３と、Ｎチャンネルトランジスタ４による接続スイ
ッチと、出力バッフ７５により入力端子１からの入力信
号をそのまま出力端子２から出力できる構造を持ってい
る。
号入力端子１０回路図である。該同期処理信号入力端子
（以下、入力端子という）ｌと該同期処理信号出力端子
（以下、出力端子という）２は、Ｐチャンネルトランジ
スタ３と、Ｎチャンネルトランジスタ４による接続スイ
ッチと、出力バッフ７５により入力端子１からの入力信
号をそのまま出力端子２から出力できる構造を持ってい
る。
先ず、マスクＣＰ ｔＪに設定された場合の動作を、以
下、説明する。
下、説明する。
同明後の処理をさせるマスタＣＰ Ｕに設定するため、
マスクフラグ６を予めセットしておく。マスタＣＰＵは
、他のＣＰＵ同様に行っている並列タスクの実行の晶終
ステップで同期フラグ７をソフトウェア的に設定する。
マスクフラグ６を予めセットしておく。マスタＣＰＵは
、他のＣＰＵ同様に行っている並列タスクの実行の晶終
ステップで同期フラグ７をソフトウェア的に設定する。
マスタフラグ６はインバータ回路８を介して、Ｐチャン
ネルトランジスタ３とＮチャンネルトランジスタ１で構
成されたスイッチゲートの動作を決定するＡＮＤ回路１
０に入力される。同期フラグ７もＡＮＤ回路１０に入力
され、マスタＣＰＵに設定され、且つ、同期フラグ７が
設定され、同期処理後のタスク実行を行うマスタＣＰＵ
状態に選択された時点で該スイッチゲートはオフされ、
入力端子ｌと出力端子２はそれぞれ独立した端子となる
。出力端子２からはマスタＣＰＵ状態であることをＡＮ
Ｄ回路１１と出力バッフ７５を介して出力される。入力
端子ｌからの入力信号はマスタフラグ６の値と共にＡＮ
Ｄ回路１２に入力され、入力信号をトリガとしてマスタ
ＣＰＵにシステムクロックと非同門に割込みをかけるこ
とができる。
ネルトランジスタ３とＮチャンネルトランジスタ１で構
成されたスイッチゲートの動作を決定するＡＮＤ回路１
０に入力される。同期フラグ７もＡＮＤ回路１０に入力
され、マスタＣＰＵに設定され、且つ、同期フラグ７が
設定され、同期処理後のタスク実行を行うマスタＣＰＵ
状態に選択された時点で該スイッチゲートはオフされ、
入力端子ｌと出力端子２はそれぞれ独立した端子となる
。出力端子２からはマスタＣＰＵ状態であることをＡＮ
Ｄ回路１１と出力バッフ７５を介して出力される。入力
端子ｌからの入力信号はマスタフラグ６の値と共にＡＮ
Ｄ回路１２に入力され、入力信号をトリガとしてマスタ
ＣＰＵにシステムクロックと非同門に割込みをかけるこ
とができる。
次に、あるＣＰＵがマスタＣＰＵに設定されない場合の
動作を、第１図を用いて説明する。この場合、マスクフ
ラグ６は常にリセットされており、同期フラグ７はタス
ク開始時、リセットされているため、ＡＮＤ回路１０に
より該スイッチゲートはオフされている。この時出力端
子２は高インピーダンス状態となる。また、入力端子ｌ
では、マスタフラグ６によりＡＮＤ回路１２がオフされ
ており、割込み発生はディスエーブルされている。
動作を、第１図を用いて説明する。この場合、マスクフ
ラグ６は常にリセットされており、同期フラグ７はタス
ク開始時、リセットされているため、ＡＮＤ回路１０に
より該スイッチゲートはオフされている。この時出力端
子２は高インピーダンス状態となる。また、入力端子ｌ
では、マスタフラグ６によりＡＮＤ回路１２がオフされ
ており、割込み発生はディスエーブルされている。
タスクが終了すると、晟終ステップにおいて、ソフトウ
ェアにより同期フラグ７がセットされる。
ェアにより同期フラグ７がセットされる。
これを受けてＡＮＤ回路ｌＯは該スイッチゲートをオン
し、入力端子ｌと出力端子２が接続され、入力信号がそ
のまま出力される。
し、入力端子ｌと出力端子２が接続され、入力信号がそ
のまま出力される。
第３図は、第１図の回路を用いたマルチプロセッサ装置
の構成図である。ＣＰＵＡ２３、ＣＰＵＢ２４、ＣＰＵ
Ｃ２５、ＣＰＵｒ）２６の入力端子ｌと出力端子２をリ
ング状に接続する。にてマスタＣＰＵとして、ＣＰＵＣ
２５を選択するとする。ＣＰＵＣ２５が並行タスクを処
理すると、内部にある同期フラグ７をセットし、ＣＰＵ
Ｃ２５からマスタＣＰＵ状態であるハイレベル信号を出
力する。ＣＰ ＵＣ２５の入力端子ｌと出力端子２は、
マスタＣＰ Ｕ設定により切り離されている。
の構成図である。ＣＰＵＡ２３、ＣＰＵＢ２４、ＣＰＵ
Ｃ２５、ＣＰＵｒ）２６の入力端子ｌと出力端子２をリ
ング状に接続する。にてマスタＣＰＵとして、ＣＰＵＣ
２５を選択するとする。ＣＰＵＣ２５が並行タスクを処
理すると、内部にある同期フラグ７をセットし、ＣＰＵ
Ｃ２５からマスタＣＰＵ状態であるハイレベル信号を出
力する。ＣＰ ＵＣ２５の入力端子ｌと出力端子２は、
マスタＣＰ Ｕ設定により切り離されている。
一方、他のＣＰＵＡ２３、ＣＰ Ｕ Ｂ ２４、ＣＰ
ＵＤ２６は、それぞれ出力が高インピーダンス状態とな
っている。タスクが終了したＣＰＵに関しては入力端子
１と出力端子２が接続され、入力信号がそのまま出力さ
れろ。全タスクが終了した状態では、ＣＰＵＣ２５の出
力端子２から出力されたハイレベル信号は、ＣＰＵＤ２
６→ＣＰＵＡ２３→ＣＰ Ｕ Ｂ ２４を通り、最終的
にＣＰＵＣ２５に戻ってくる。この戻ってきたハイレベ
ル信号をト慮′リガとしてＣＰＵＣ２５内に同期処理割
込みがハードウェアにより発生し、ＣＰＵＣ２５では同
期後の処理が実行される。
ＵＤ２６は、それぞれ出力が高インピーダンス状態とな
っている。タスクが終了したＣＰＵに関しては入力端子
１と出力端子２が接続され、入力信号がそのまま出力さ
れろ。全タスクが終了した状態では、ＣＰＵＣ２５の出
力端子２から出力されたハイレベル信号は、ＣＰＵＤ２
６→ＣＰＵＡ２３→ＣＰ Ｕ Ｂ ２４を通り、最終的
にＣＰＵＣ２５に戻ってくる。この戻ってきたハイレベ
ル信号をト慮′リガとしてＣＰＵＣ２５内に同期処理割
込みがハードウェアにより発生し、ＣＰＵＣ２５では同
期後の処理が実行される。
マスクＣＰＵはフラグ設定により任意に選択でき、シス
テムの柔軟性が向上する。同期処理をハードウェアで大
部分処理することにより、システムのスルーブツトが向
上し、高速処理が可能となる。また、本発明のシステム
の場合、各ＣＰＵのクロックが非同期であってもよく、
非同期システムを容易に実現することができる。
テムの柔軟性が向上する。同期処理をハードウェアで大
部分処理することにより、システムのスルーブツトが向
上し、高速処理が可能となる。また、本発明のシステム
の場合、各ＣＰＵのクロックが非同期であってもよく、
非同期システムを容易に実現することができる。
第４図は、請求項２の本発明の概略を示すブロック図で
ある。各ＣＰＵＡ’ Ｂ’、Ｃ’ Ｄ’２７．
２８．２９．３０へはシステムクロック信号が入力され
ている。また、それぞれの入出力端子！：３は互いに接
続されている。
ある。各ＣＰＵＡ’ Ｂ’、Ｃ’ Ｄ’２７．
２８．２９．３０へはシステムクロック信号が入力され
ている。また、それぞれの入出力端子！：３は互いに接
続されている。
第２図は、その同期処理信号入出力端子１３の回路図で
ある。同期処理信号入出力端子（以下、入出力端子とい
う）１３は、システムクロックφ、φによって入力と出
力が交互に切り替わるようになっている。
ある。同期処理信号入出力端子（以下、入出力端子とい
う）１３は、システムクロックφ、φによって入力と出
力が交互に切り替わるようになっている。
先ず、あるＣＰＵがマスタＣＰＵに設定された場合の動
作を、以下、説明する。
作を、以下、説明する。
同μ月後の処理をさせるマスタＣｐ Ｕに設定するため
、マスクフラグ６を予めセットしておく。マスタＣＰＵ
が他のＣＰＵ同様に行っている並列タスクの実行の最終
ステップで、同門フラグ７をソフトウェア的に設定する
。マスクＣＰ Ｕに設定され、同期フラグ７が設定され
ると、マスクＣＰＵ状態となり、システムクロックφ２
０によりＡＮＤ回路１９からハイレベルが出力されろ。
、マスクフラグ６を予めセットしておく。マスタＣＰＵ
が他のＣＰＵ同様に行っている並列タスクの実行の最終
ステップで、同門フラグ７をソフトウェア的に設定する
。マスクＣＰ Ｕに設定され、同期フラグ７が設定され
ると、マスクＣＰＵ状態となり、システムクロックφ２
０によりＡＮＤ回路１９からハイレベルが出力されろ。
この時Ａ Ｎ Ｄ回路１７により出力バッファｌ ／Ｌ
はオフされ、高イノビーダンス状態となる。入力バッフ
７１５もマスタフラグ６の信号によりインバータ回路１
６を介し゛Ｃオフされろ。ＡＮＤ回路１８にはシステム
クロックφ２１のタイミングで入力され、入力信号がハ
イレベルであると割込みが発生する。
はオフされ、高イノビーダンス状態となる。入力バッフ
７１５もマスタフラグ６の信号によりインバータ回路１
６を介し゛Ｃオフされろ。ＡＮＤ回路１８にはシステム
クロックφ２１のタイミングで入力され、入力信号がハ
イレベルであると割込みが発生する。
次に、ＣＰ ＬＪがマスタＣＰＵに設定されない場合の
動作を、第２図を用いて説明する。
動作を、第２図を用いて説明する。
この場合、マスタフラグ６は常にリセッ］・されており
、同期フラグ７はタスク開始時リセットされている。一
方、入力バッフ７１５を介して入力信号がう・ンヂ２２
にシステｌ、クロックφ２０のタイミングでラッチされ
る。そしてシステムクロックφ２１の夕、イミングでラ
ッチ２２のデータが係持出力される。入力信号がハイレ
Ｊ＼ルの時、該ランチデータとマスクフラグ６によりシ
ステムクロックφ２１のタイミングでＡＮＤ回路１７が
オンずろが、タスク開始時は同期フラグ７がリセットさ
れているため、バッフ−ｙ Ｉ ／Ｌからはロウレベル
が出力される。また八Ｎ １１回路１９はオフされろ。
、同期フラグ７はタスク開始時リセットされている。一
方、入力バッフ７１５を介して入力信号がう・ンヂ２２
にシステｌ、クロックφ２０のタイミングでラッチされ
る。そしてシステムクロックφ２１の夕、イミングでラ
ッチ２２のデータが係持出力される。入力信号がハイレ
Ｊ＼ルの時、該ランチデータとマスクフラグ６によりシ
ステムクロックφ２１のタイミングでＡＮＤ回路１７が
オンずろが、タスク開始時は同期フラグ７がリセットさ
れているため、バッフ−ｙ Ｉ ／Ｌからはロウレベル
が出力される。また八Ｎ １１回路１９はオフされろ。
タスクが終７し、晶ｆγステップとこおいてソフトウェ
アにより同期フラグ７がセットされろと、システムクロ
ックφ２１のタイミングで同ｊＪｌフラク７の（１１と
してハイレベルが出力される。入力信号により出幻バッ
ファ１４をイネ−フルにすることにより、データの受渡
しが確実に行われているかがチエツクできる。ＡＮＤ回
路１８は、マスクフラグ６によりオフされろ。以上のよ
うな回路構成により、マスクＣＰ ｔｒはシステムクロ
ックφ２０のタイミンクで出力、システムクロックφ２
１で入力し、マスタＣＰＵ以外の他のＣＰＵはシステム
クロックφ２１て出力、システムクロックφ２０で入力
する。同門処理割込みは、システムクロックφ２１のタ
イミンクに同門して発生する。
アにより同期フラグ７がセットされろと、システムクロ
ックφ２１のタイミングで同ｊＪｌフラク７の（１１と
してハイレベルが出力される。入力信号により出幻バッ
ファ１４をイネ−フルにすることにより、データの受渡
しが確実に行われているかがチエツクできる。ＡＮＤ回
路１８は、マスクフラグ６によりオフされろ。以上のよ
うな回路構成により、マスクＣＰ ｔｒはシステムクロ
ックφ２０のタイミンクで出力、システムクロックφ２
１で入力し、マスタＣＰＵ以外の他のＣＰＵはシステム
クロックφ２１て出力、システムクロックφ２０で入力
する。同門処理割込みは、システムクロックφ２１のタ
イミンクに同門して発生する。
第４図は、第２図の回路を用いたマルチプロセンサ装置
の構成図である。ＣＰＵＡ’２７、ＣＰｔ１Ｂ’２８、
ＣＰｔ１Ｂ’２８、ＣＰＵＤ’；３０の入出力端子ｌ：
３を１本の信号線Ｌ」−に接続する。
の構成図である。ＣＰＵＡ’２７、ＣＰｔ１Ｂ’２８、
ＣＰｔ１Ｂ’２８、ＣＰＵＤ’；３０の入出力端子ｌ：
３を１本の信号線Ｌ」−に接続する。
また、同期用のクロックとしてンステムク［コ・ｌりφ
２０を、各ＣＰ ＩＪに入力する。にてマスタＣＰＵと
してＣＰＵＣ’２９を選択する。ＣＰＵＣ’２９が並ｉ
〒タスクを処理すると、内部にある同期フラグをセット
し、ＣＰｔＪＣ’ ２９からマスタＣＰＵ状態であるハ
イレベル信号をシステムクロックφ２０に同期して出力
する。一方他のＣＰＵＡ’Ｂ’ Ｄ’２７、２８、
３０は、 ＣＰＵＣ’ ２９の信号を受けて、タスク
が終了していれはシステムクロックφ２１のタイミング
で各ＣＰＵ内の同門フラグ７の（１■を出力する。この
時−つでもロウレベルを出力するＣＰＵがあれは、ロウ
レベルを出力するように出力トランジスタのサイズが設
定されている。従って全ＣＰＵ２７．２８．３０の出力
がハイレベルにならないと、ハイレベル信号はＣＰＵＣ
’ ２９へ入力されない。全タスクが終了した状態てＣ
ＰＵＡ’ ２７、ｃｐｔｒｓ’ ２８、Ｃ１）［ＩＤ’
３０からハイレベル１８号が出力され、ＣＰＩＪＣ’２
９はこれを受けて内部に開明処理１１１込みをハードウ
ェアにより発生し、ＣＰ ［ＪＣ’ ２９で同！ＩＪｌ
後の処理が開始される。マスクＣＰ ＩＪはフラグ設定
により任意に選択でき、システムの柔軟性が向上する。
２０を、各ＣＰ ＩＪに入力する。にてマスタＣＰＵと
してＣＰＵＣ’２９を選択する。ＣＰＵＣ’２９が並ｉ
〒タスクを処理すると、内部にある同期フラグをセット
し、ＣＰｔＪＣ’ ２９からマスタＣＰＵ状態であるハ
イレベル信号をシステムクロックφ２０に同期して出力
する。一方他のＣＰＵＡ’Ｂ’ Ｄ’２７、２８、
３０は、 ＣＰＵＣ’ ２９の信号を受けて、タスク
が終了していれはシステムクロックφ２１のタイミング
で各ＣＰＵ内の同門フラグ７の（１■を出力する。この
時−つでもロウレベルを出力するＣＰＵがあれは、ロウ
レベルを出力するように出力トランジスタのサイズが設
定されている。従って全ＣＰＵ２７．２８．３０の出力
がハイレベルにならないと、ハイレベル信号はＣＰＵＣ
’ ２９へ入力されない。全タスクが終了した状態てＣ
ＰＵＡ’ ２７、ｃｐｔｒｓ’ ２８、Ｃ１）［ＩＤ’
３０からハイレベル１８号が出力され、ＣＰＩＪＣ’２
９はこれを受けて内部に開明処理１１１込みをハードウ
ェアにより発生し、ＣＰ ［ＪＣ’ ２９で同！ＩＪｌ
後の処理が開始される。マスクＣＰ ＩＪはフラグ設定
により任意に選択でき、システムの柔軟性が向上する。
また、同期処理の大部分をハードウェアて処理すること
により、高速処理が可能となる。また、マスクＣＰ ［
Ｊの信号を受け、各（ｉ ＰＵから同！１１１割込み信
号か発生するので、アクルッン処理が容易に実現できる
。
により、高速処理が可能となる。また、マスクＣＰ ［
Ｊの信号を受け、各（ｉ ＰＵから同！１１１割込み信
号か発生するので、アクルッン処理が容易に実現できる
。
第５図は、本発明の同期処理シー）１ンスを示した図で
ある。ＣＰＩＪＣをマスタＣＰ Ｕとし、並行処理てき
るタスクＩ〜４をそれぞれＣＰＵ １〜４に割り当てる
。タスク１〜４は、同期後所たなタスクを開始する処理
内容であるとする。ＣＰＵＣに割り当てたタスク３の開
始後に、先ず、マスクフラグ６をセットするタスク３が
終了すると、同門フラグ７か設定され、マスタｃ ｐ
ｔ、＋状態になり、同期処理が行われろ。１也のＣＰＵ
も各々のタスクが終了し次第、同期フラグをセット腰
最後のタスクが終了した時点で同ｌｔＩ′ｌ処理が完Ｙ
ずろ。この後、マスクＣＰ しｌ Ｃでは新たなタスク
に起動がかかる。同期から所タスクの起動までを高速に
１〒うことかでき、システムスルーブツトが向ヒする。
ある。ＣＰＩＪＣをマスタＣＰ Ｕとし、並行処理てき
るタスクＩ〜４をそれぞれＣＰＵ １〜４に割り当てる
。タスク１〜４は、同期後所たなタスクを開始する処理
内容であるとする。ＣＰＵＣに割り当てたタスク３の開
始後に、先ず、マスクフラグ６をセットするタスク３が
終了すると、同門フラグ７か設定され、マスタｃ ｐ
ｔ、＋状態になり、同期処理が行われろ。１也のＣＰＵ
も各々のタスクが終了し次第、同期フラグをセット腰
最後のタスクが終了した時点で同ｌｔＩ′ｌ処理が完Ｙ
ずろ。この後、マスクＣＰ しｌ Ｃでは新たなタスク
に起動がかかる。同期から所タスクの起動までを高速に
１〒うことかでき、システムスルーブツトが向ヒする。
発明の効果
以上のように本発明によれは、Ｍ数のＣＰ ０間の同期
処理を行う場合、高速に同期処理を行うことができ、シ
ステムスルーブツトを改善、向上することができる。ま
た、マスタＣＰＵを選択できろようにすることによって
マスクＣＰ ｒＪを容易に変更することができ、システ
ムの柔軟性を向上させろことができる。
処理を行う場合、高速に同期処理を行うことができ、シ
ステムスルーブツトを改善、向上することができる。ま
た、マスタＣＰＵを選択できろようにすることによって
マスクＣＰ ｒＪを容易に変更することができ、システ
ムの柔軟性を向上させろことができる。
第１図は、本発明のマルチプロセッサＨＫの一実施例に
おける同期処理信号出力端子と同期処理信号入力端子の
回路図、第２図は、別の本発明のマルチプロセッサ装置
の一実施例における同期処理信号入出力端子の回路図、
第３図は、第１図の回路を用いたマルチプロセッサ装置
のブロック図、第４図は、第２図の回路を用いたマルチ
ブロセ・・ｌす装置のフａ・ツク図、第５図は、本光明
の同町処理シーケンスを示したタイミングチャート、第
６図は、ｉｉｔ来の同期処理シーケンスを不したタイミ
ンクチャートである。
おける同期処理信号出力端子と同期処理信号入力端子の
回路図、第２図は、別の本発明のマルチプロセッサ装置
の一実施例における同期処理信号入出力端子の回路図、
第３図は、第１図の回路を用いたマルチプロセッサ装置
のブロック図、第４図は、第２図の回路を用いたマルチ
ブロセ・・ｌす装置のフａ・ツク図、第５図は、本光明
の同町処理シーケンスを示したタイミングチャート、第
６図は、ｉｉｔ来の同期処理シーケンスを不したタイミ
ンクチャートである。
Claims (3)
- （１）複数個のＣＰＵを有し、処理を行うマルチプロセ
ッサ装置において、各ＣＰＵは入力端子と出力端子を別
々に持ち、各ＣＰＵの入力端子は、他のＣＰＵの出力端
子と順次接続されてリング状接続を形成し、マスタＣＰ
Ｕは自らのタスクを終了すると、出力端子から所定の信
号を出力し、また入力端子にその所定の信号が入力され
ることによつて他の全ての非マスタＣＰＵがタスク処理
を終了したことを認識するものであり、非マスタＣＰＵ
は、自らのタスクを終了すると自らの入力端子と出力端
子を接続するものであることを特徴とするマルチプロセ
ッサ装置。 - （２）複数個のＣＰＵを有し、処理を行うマルチプロセ
ッサ装置において、各ＣＰＵにはシステムクロック信号
が入力されると共に、それぞれのＣＰＵ間が接続され、
マスタＣＰＵは自らのタスクを終了すると、システムク
ロック信号に同期して、所定信号を他の全ての非マスタ
ＣＰＵへ出力し、また、前記システムクロック信号とは
別のタイミングで他の非マスタＣＰＵからの出力を入力
するものであり、前記非マスタＣＰＵは、自らのタスク
の処理が終了すると、終了信号を出力するものであるこ
とを特徴とするマルチプロセッサ装置。 - （３）マスタＣＰＵは、任意に選択可能であることを特
徴とする請求項１または２記載のマルチプロセッサ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025774A JP2634919B2 (ja) | 1990-02-05 | 1990-02-05 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025774A JP2634919B2 (ja) | 1990-02-05 | 1990-02-05 | マルチプロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229350A true JPH03229350A (ja) | 1991-10-11 |
| JP2634919B2 JP2634919B2 (ja) | 1997-07-30 |
Family
ID=12175198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2025774A Expired - Fee Related JP2634919B2 (ja) | 1990-02-05 | 1990-02-05 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634919B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176846A (ja) * | 1983-03-28 | 1984-10-06 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
| JPS634365A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | マルチマイクロプロセツサにおける相互監視方式 |
| JPS63240663A (ja) * | 1987-03-27 | 1988-10-06 | Nec Corp | プロセツサ |
-
1990
- 1990-02-05 JP JP2025774A patent/JP2634919B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176846A (ja) * | 1983-03-28 | 1984-10-06 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
| JPS634365A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | マルチマイクロプロセツサにおける相互監視方式 |
| JPS63240663A (ja) * | 1987-03-27 | 1988-10-06 | Nec Corp | プロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634919B2 (ja) | 1997-07-30 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |