JPH03231462A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03231462A JPH03231462A JP2027596A JP2759690A JPH03231462A JP H03231462 A JPH03231462 A JP H03231462A JP 2027596 A JP2027596 A JP 2027596A JP 2759690 A JP2759690 A JP 2759690A JP H03231462 A JPH03231462 A JP H03231462A
- Authority
- JP
- Japan
- Prior art keywords
- type mosfet
- type mos
- type
- circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＣＭＯＳゲートア
レイの基本セルに関する。
レイの基本セルに関する。
ＣＭＯ３回路は、例えば第５図に示すＮＯＲ回路のよう
に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
の対を組み合わせることにより構成されるので、従来の
ＣＭＯＳゲートアレイの基本セルは、同数のＰ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタを有していた。
に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
の対を組み合わせることにより構成されるので、従来の
ＣＭＯＳゲートアレイの基本セルは、同数のＰ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタを有していた。
第４図は従来の基本セルの一例を示すパターン配置図で
、上段にＰ型ＭＯ３）ランジス２２個、下段にＮ型ＭＯ
６）ランジス２２個を有している。
、上段にＰ型ＭＯ３）ランジス２２個、下段にＮ型ＭＯ
６）ランジス２２個を有している。
上述した従来のＣＭＯＳゲートアレイでは、Ｐ型Ｍ Ｏ
Ｓ 、）ランジスタと、Ｎ型ＭＯＳトランジスタの数が
同じであるので、ＣＭＯ３回路を組む際のＰ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタの対は常に１対１
でなければならない。しかし、Ｐ型ＭＯＳトランジスタ
は、電子に対し移動度の小さい正孔をキャリヤとしてい
るため、電子をキャリヤとするＮ型ＭＯＳトランジスタ
に対し、スイッチングスピードが非常に遅い。それゆえ
、従来のように、Ｐ型ＭＯＳトランジスタとＮ型ＭＯ３
）−ランジスタとを１対１で構成した回路では、ＰＭＯ
３側がＯＮになるときと、ＮＭＯ３側かＯＮになるとき
、つまり回路の出力電位が立ち上がるときと立ち下がる
ときのスピードに差ができるため、例えば、デユーティ
比５０％のクロック信号を入力したとしても、出力信号
のデユーティ比は大きく狂い、他の回路ての誤動作の原
因となる可能性がある。
Ｓ 、）ランジスタと、Ｎ型ＭＯＳトランジスタの数が
同じであるので、ＣＭＯ３回路を組む際のＰ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタの対は常に１対１
でなければならない。しかし、Ｐ型ＭＯＳトランジスタ
は、電子に対し移動度の小さい正孔をキャリヤとしてい
るため、電子をキャリヤとするＮ型ＭＯＳトランジスタ
に対し、スイッチングスピードが非常に遅い。それゆえ
、従来のように、Ｐ型ＭＯＳトランジスタとＮ型ＭＯ３
）−ランジスタとを１対１で構成した回路では、ＰＭＯ
３側がＯＮになるときと、ＮＭＯ３側かＯＮになるとき
、つまり回路の出力電位が立ち上がるときと立ち下がる
ときのスピードに差ができるため、例えば、デユーティ
比５０％のクロック信号を入力したとしても、出力信号
のデユーティ比は大きく狂い、他の回路ての誤動作の原
因となる可能性がある。
本発明は、基本セルをアレイ状に並へて構成される半導
体集積回路において、前記基本セルが少なくとも１つの
Ｎ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジス
タとチャネル長の設計寸法が同一の２倍の数のＰ型ＭＯ
Ｓトランジスタとがら構成されているというものである
。
体集積回路において、前記基本セルが少なくとも１つの
Ｎ型ＭＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジス
タとチャネル長の設計寸法が同一の２倍の数のＰ型ＭＯ
Ｓトランジスタとがら構成されているというものである
。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の基本セルを使用した２
人力ＮＯＲ回路のパターン配置図である。
人力ＮＯＲ回路のパターン配置図である。
ＩＰ１〜ＩＰ４はＰ型ＭＯｓトランジスタのゲート、Ｉ
ＮＩ、ＩＮ２はＮ型ＭｏＳトランジスタのゲート、２−
１．２−２はＰ型Ｍｏｓトランジスタ形成領域（フィー
ルド酸化膜で囲まれた領域で、ゲート絶縁膜を介してゲ
ートＩＰＩ ｉ’Ｐ２が設けられ、そのゲート（多結
晶シリコン膜がらできている）と自己整合してＰ＋拡散
層が形成されている）、３はＮ型ＭＯＳトランジスタ形
成領域（Ｐ＋拡散層の代りにＮ“拡散層が形成されてい
る以外は２と同じである＞−４−１，４−２はそれぞれ
Ｐ型Ｍｏｓトランジスタ形成領域２−１．２−２を横断
する電源線（ゲート上に層間絶縁膜を介して設けられた
アルミニウム膜がらてきている）、５は接地線（４と同
様にアルミニウム膜からできている）、６はコンタクト
である。上段および中段にＰ型ＭＯＳトランジスタを４
個、下段にＮ型ＭｏＳトランジスタを２個有しており、
例として、２人力ＮＯＲ回路を構成している。そうして
、これらのトランジスタのゲート長及びゲート幅の設計
寸法は同一である。第３図は第１図に示す２人力ＮＯＲ
回路の等価回路図である。ここては、回路の構成を、Ｐ
型２対Ｎ型１の割合にし、Ｐ型ＭＱＳトランジスタを２
個並列に接続することにより、Ｎ型ＭＯＳトランジスタ
に対してキャリアの移動度が半分程度の大きさしかない
Ｐ型ＭＯＳトランジスタの電流駆動能力の不足を補い負
荷容量の充放電のスピードのバランスをとっている。−
船釣にはかならずしも、全てのＰ型ＭＯ３）−ランジス
タを並列にする必要はなく、回路構成に応じて、バラン
スがうまくとれるようにＰ型ＭＯＳトランジスタを数的
に強化してやればよい。
ＮＩ、ＩＮ２はＮ型ＭｏＳトランジスタのゲート、２−
１．２−２はＰ型Ｍｏｓトランジスタ形成領域（フィー
ルド酸化膜で囲まれた領域で、ゲート絶縁膜を介してゲ
ートＩＰＩ ｉ’Ｐ２が設けられ、そのゲート（多結
晶シリコン膜がらできている）と自己整合してＰ＋拡散
層が形成されている）、３はＮ型ＭＯＳトランジスタ形
成領域（Ｐ＋拡散層の代りにＮ“拡散層が形成されてい
る以外は２と同じである＞−４−１，４−２はそれぞれ
Ｐ型Ｍｏｓトランジスタ形成領域２−１．２−２を横断
する電源線（ゲート上に層間絶縁膜を介して設けられた
アルミニウム膜がらてきている）、５は接地線（４と同
様にアルミニウム膜からできている）、６はコンタクト
である。上段および中段にＰ型ＭＯＳトランジスタを４
個、下段にＮ型ＭｏＳトランジスタを２個有しており、
例として、２人力ＮＯＲ回路を構成している。そうして
、これらのトランジスタのゲート長及びゲート幅の設計
寸法は同一である。第３図は第１図に示す２人力ＮＯＲ
回路の等価回路図である。ここては、回路の構成を、Ｐ
型２対Ｎ型１の割合にし、Ｐ型ＭＱＳトランジスタを２
個並列に接続することにより、Ｎ型ＭＯＳトランジスタ
に対してキャリアの移動度が半分程度の大きさしかない
Ｐ型ＭＯＳトランジスタの電流駆動能力の不足を補い負
荷容量の充放電のスピードのバランスをとっている。−
船釣にはかならずしも、全てのＰ型ＭＯ３）−ランジス
タを並列にする必要はなく、回路構成に応じて、バラン
スがうまくとれるようにＰ型ＭＯＳトランジスタを数的
に強化してやればよい。
第２図は本発明の、第２の実施例の基本セルを使用した
２人力ＮＯＲ回路のパターン配置図である。
２人力ＮＯＲ回路のパターン配置図である。
この実施例では、４つのＰ型ＭＯＳトランジスタか同一
の素子形成領域（２）に設けられている。
の素子形成領域（２）に設けられている。
すなわち、４本のＰ型ＭＯ８）−ランジスタのゲートＩ
Ｐ１〜ＩＰ４が平行にＰ型ＭＯＳトランジスタ形成領域
２上にゲート絶縁膜を介して設けられ、それらのうち２
本づつ対になって接続されている。つまり、２つのＰ型
ＭＯｓトランジスタを並列接続したのものが２つ直列接
続された構成になっている。第１の実施例に比較して電
源線４は１本ですみ、配線やコンタクトの数も少なく設
計しやすくなっている。
Ｐ１〜ＩＰ４が平行にＰ型ＭＯＳトランジスタ形成領域
２上にゲート絶縁膜を介して設けられ、それらのうち２
本づつ対になって接続されている。つまり、２つのＰ型
ＭＯｓトランジスタを並列接続したのものが２つ直列接
続された構成になっている。第１の実施例に比較して電
源線４は１本ですみ、配線やコンタクトの数も少なく設
計しやすくなっている。
以上説明したように本発明は、ＣＭＯＳゲートアレイの
基本セルがＮ型ＭＯＳトランジスタの２倍の数のＰ型Ｍ
Ｏ３）−ランジスタを有することにより、Ｐ型ＭＯＳト
ランジスタを並列に使用して、Ｐ型２対Ｎ型１の割合で
ＣＭ ＯＳ回路を構成することができる。これにより、
Ｎ型ＭＯＳトランジスタに対し、１７２程度のキャリヤ
の移動度しかないＰ型ＭＯＳトランジスタの電流駆動能
力を強化して、回路の出力信号の立ち上がり、立ち下が
りの遅延時間のバランスを良くすることができる。
基本セルがＮ型ＭＯＳトランジスタの２倍の数のＰ型Ｍ
Ｏ３）−ランジスタを有することにより、Ｐ型ＭＯＳト
ランジスタを並列に使用して、Ｐ型２対Ｎ型１の割合で
ＣＭ ＯＳ回路を構成することができる。これにより、
Ｎ型ＭＯＳトランジスタに対し、１７２程度のキャリヤ
の移動度しかないＰ型ＭＯＳトランジスタの電流駆動能
力を強化して、回路の出力信号の立ち上がり、立ち下が
りの遅延時間のバランスを良くすることができる。
第１図は本発明の第１の実施例の基本セルによる２人力
ＮＯＲ回路を示すパターン配置図、第２図は本発明の第
２の実施例の基本セルによる２人力ＮＯＲ回路を示すパ
ターン配置図、第３図は本発明による２人力ＮＯＲ回路
の等価回路図、第４る。 ＩＰ１〜ＩＰ４・・・Ｐ型ＭＯＳトランジスタのゲート
、ＩＮｌ、ＩＮ２・・・Ｎ型ＭＯ３）ラジスタのゲート
、２．２−１．２−２・・・Ｐ型ＭＯＳトランジスタ形
成領域、３・・・Ｎ型ＭＯＳトランジスタ形成領域、４
４−１．４−２・・・電源線、５・・・接地線、６・
・コンタクト、７・・・Ｐ型ＭＯ５）ランシスタ、８・
・・Ｎ型ＭＯＳトランジスタ、９．１０・入力線、 １ ・・ 出力線。
ＮＯＲ回路を示すパターン配置図、第２図は本発明の第
２の実施例の基本セルによる２人力ＮＯＲ回路を示すパ
ターン配置図、第３図は本発明による２人力ＮＯＲ回路
の等価回路図、第４る。 ＩＰ１〜ＩＰ４・・・Ｐ型ＭＯＳトランジスタのゲート
、ＩＮｌ、ＩＮ２・・・Ｎ型ＭＯ３）ラジスタのゲート
、２．２−１．２−２・・・Ｐ型ＭＯＳトランジスタ形
成領域、３・・・Ｎ型ＭＯＳトランジスタ形成領域、４
４−１．４−２・・・電源線、５・・・接地線、６・
・コンタクト、７・・・Ｐ型ＭＯ５）ランシスタ、８・
・・Ｎ型ＭＯＳトランジスタ、９．１０・入力線、 １ ・・ 出力線。
Claims (1)
- 【特許請求の範囲】 １、基本セルをアレイ状に並べて構成される半導体集積
回路において、前記基本セルが少なくとも１つのＮ型Ｍ
ＯＳトランジスタ及び前記Ｎ型ＭＯＳトランジスタとチ
ャネル長の設計寸法が同一の２倍の数のＰ型ＭＯＳトラ
ンジスタとから構成されていることを特徴とする半導体
集積回路。 ２、同一素子形成領域上に平行に配置されたＰ型ＭＯＳ
トランジスタのとなりあう２つのゲートの両端が接線さ
れている請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027596A JPH03231462A (ja) | 1990-02-06 | 1990-02-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027596A JPH03231462A (ja) | 1990-02-06 | 1990-02-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231462A true JPH03231462A (ja) | 1991-10-15 |
Family
ID=12225323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027596A Pending JPH03231462A (ja) | 1990-02-06 | 1990-02-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697109A1 (fr) * | 1992-10-20 | 1994-04-22 | Fujitsu Ltd | Circuit à semiconducteurs ayant une configuration d'implantation perfectionnée. |
-
1990
- 1990-02-06 JP JP2027596A patent/JPH03231462A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697109A1 (fr) * | 1992-10-20 | 1994-04-22 | Fujitsu Ltd | Circuit à semiconducteurs ayant une configuration d'implantation perfectionnée. |
| US5489860A (en) * | 1992-10-20 | 1996-02-06 | Fujitsu Limited | Semiconductor circuit having improved layout pattern |
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