JPH03234047A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03234047A JPH03234047A JP2030342A JP3034290A JPH03234047A JP H03234047 A JPH03234047 A JP H03234047A JP 2030342 A JP2030342 A JP 2030342A JP 3034290 A JP3034290 A JP 3034290A JP H03234047 A JPH03234047 A JP H03234047A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- semiconductor chip
- cooling
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
- H05K1/0203—Cooling of mounted components
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体チップが基板に実装された半導体装置に関し。
冷却フィンの面積を大きくとって熱抵抗を低減し、チッ
プの置き換えが容易にできる構造を提供することを目的
とし。
プの置き換えが容易にできる構造を提供することを目的
とし。
表面に素子形成された半導体チップ（２）と、素子形成
面を上にして該半導体チップ（２）を搭載し、該半導体
チップ（２）と基板入出力端子（４）との間を結ぶ配線
が形成されている基板（１）と、該基板を貫通して該半
導体チップの裏面に熱的に接続される冷却フィン（５）
とを有するように構成する。
面を上にして該半導体チップ（２）を搭載し、該半導体
チップ（２）と基板入出力端子（４）との間を結ぶ配線
が形成されている基板（１）と、該基板を貫通して該半
導体チップの裏面に熱的に接続される冷却フィン（５）
とを有するように構成する。
本発明は半導体チップが基板に実装された半導体装置に
関する。
関する。
発熱量の大きい半導体チップ、例えばＧａＡｓ ＩＣチ
ップを基板に高密度に実装して、コンピュータのＣＰυ
モジュール等に本発明を利用することができる。
ップを基板に高密度に実装して、コンピュータのＣＰυ
モジュール等に本発明を利用することができる。
従来構造は、半導体チップを基板上にフェイスダウンで
実装し、ヒートシンクとして冷却フィンをチップ上に積
み上げる構造をとっている。
実装し、ヒートシンクとして冷却フィンをチップ上に積
み上げる構造をとっている。
第３図は従来例を説明する断面図である。
図において、セラミック基板ｌは半導体チップ２の配置
される位置の周囲にはチップのＩ１０パッドと接続する
ためのパッドが形成されており、これらのパッドは基板
のＩ１０端子まで、薄膜多層配線により導かれる。
される位置の周囲にはチップのＩ１０パッドと接続する
ためのパッドが形成されており、これらのパッドは基板
のＩ１０端子まで、薄膜多層配線により導かれる。
半導体チップ２はセラミック基板１上にフェイスダウン
でリード３を介してボンディングされている。
でリード３を介してボンディングされている。
チップ２の裏面には冷却フィン８がろう付けされており
、矢印で示すエアの流れにより空冷される。
、矢印で示すエアの流れにより空冷される。
又、チップ２はキャップ９により基ｊｌｉ ｌ上で封止
されてきる。
されてきる。
この際、キャップ９は各冷却フィン８との間も封止しな
ければならず構造が複雑となる。
ければならず構造が複雑となる。
この構造では、封止が複雑で、空冷のため冷却効率が悪
く、チップの置き換えが殆ど不可能であるという欠点が
あった。
く、チップの置き換えが殆ど不可能であるという欠点が
あった。
本発明は、半導体チップが高密度に基板上に実装された
半導体装置において、冷却を液冷化できる構造にして熱
抵抗を低減し、封止とチップの置き換えが容易にできる
構造を提供することを目的とする。
半導体装置において、冷却を液冷化できる構造にして熱
抵抗を低減し、封止とチップの置き換えが容易にできる
構造を提供することを目的とする。
上記課題の解決は９表面に素子形成された半導体チップ
（２）と、素子形成面を上にして該半導体チップ（２）
を搭載し、該半導体チップ（２）と基板入出力端子（４
）との間を結ぶ配線が形成されている基板（１）と、該
基板を貫通して該半導体チップの裏面に熱的に接続され
る冷却フィン（５）とを有する半導体装置により達成さ
れる。
（２）と、素子形成面を上にして該半導体チップ（２）
を搭載し、該半導体チップ（２）と基板入出力端子（４
）との間を結ぶ配線が形成されている基板（１）と、該
基板を貫通して該半導体チップの裏面に熱的に接続され
る冷却フィン（５）とを有する半導体装置により達成さ
れる。
〔作用］
本発明は基板に貫通孔を開け、冷却フィンを基板に対し
て半導体チップと反対面に配置し且つ貫通孔を介して半
導体チップ裏面に熱的に接続することにより、下記の理
由による効果を利用したものである。
て半導体チップと反対面に配置し且つ貫通孔を介して半
導体チップ裏面に熱的に接続することにより、下記の理
由による効果を利用したものである。
■ 冷却フィンは基板裏面にあるためチップの存在に邪
魔されることなく大面積化ができる。
魔されることなく大面積化ができる。
■ チップは冷却フィン上にフェイスアップに装着され
ているから、置き換えが容易である。
ているから、置き換えが容易である。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明する平
面図と断面図である。
面図と断面図である。
図において、セラミック基板１は半導体チップ２が配置
される位置に図のようにテーバのついた貫通孔が開いて
いる。
される位置に図のようにテーバのついた貫通孔が開いて
いる。
又、セラミック基板１はチップの配置される位置の周囲
にはチップのＩ１０パッドと接続するためのパッドが形
成されており、これらのパッドは基板の１辺に配設され
ている基板Ｉ１０端子４まで。
にはチップのＩ１０パッドと接続するためのパッドが形
成されており、これらのパッドは基板の１辺に配設され
ている基板Ｉ１０端子４まで。
薄膜多層配線により導かれる。
薄膜多層配線は本発明に特に関係がないので図示されて
いない。
いない。
又、チップ２はフェイスアップに基板上に載せられ、チ
ップのパッドと基板のパッド間は１例えばり一ド３でＴ
ＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｆｎ
ｇ）法によりボンディングされている。
ップのパッドと基板のパッド間は１例えばり一ド３でＴ
ＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｆｎ
ｇ）法によりボンディングされている。
裏面及び貫通孔内部のメタライズ層に半田により接合さ
れている。
れている。
冷却フィン５は冷却流体が流れる方向に多数の溝が形成
されている。
されている。
基板１の下部はハウジング６によりカバーされて、内部
を冷却流体としてフロリナート、水等が流される。
を冷却流体としてフロリナート、水等が流される。
基板１の上部はチップ２を覆ってキャップ７で封止され
ている。
ている。
実施例の場合、熱抵抗はチン１１個当たり、チップにつ
いては０．０４°Ｃ／Ｗで、セラミック基板及びヒート
シンクについて０．５℃／Ｗの値が得られた。
いては０．０４°Ｃ／Ｗで、セラミック基板及びヒート
シンクについて０．５℃／Ｗの値が得られた。
チップ上に空冷のヒートシンクをつけた従来例の熱抵抗
はセラミック基板及びヒートシンクについて２．７°Ｃ
／Ｗであった。
はセラミック基板及びヒートシンクについて２．７°Ｃ
／Ｗであった。
上記の測定結果から、従来例に比べて熱抵抗が低減され
ていることがわかる。
ていることがわかる。
第２図は本発明の他の実施例を説明する斜視図である。
この例では、冷却フィン５Ａは第１図の個々の冷却フィ
ンを一体化して形成したもので、大抵の場合、チップは
基板接地であるのでこの実施例を採用することができる
。
ンを一体化して形成したもので、大抵の場合、チップは
基板接地であるのでこの実施例を採用することができる
。
勿論、この実施例の方が第１図の実施例より冷却効果は
大きい。
大きい。
従来例に比して実施例の利点は次のように要約すること
ができる。
ができる。
■ 封止が簡単である。
■ チップの置き換えが容易である。
■ 液冷化が容易である。
■ チップサイズやチップ周囲のＩ１０パッドやキャッ
プの影響を受けることなく冷却フィンを配置できるので
、冷却効率の高い構造を採用することができる。
プの影響を受けることなく冷却フィンを配置できるので
、冷却効率の高い構造を採用することができる。
以上説明したように本発明によれば、半導体チップが高
密度に基板上に実装された半導体装置において、冷却を
液冷化できる構造にして熱抵抗を低減し、封止とチップ
の置き換えを容易にできる構造が得られた。
密度に基板上に実装された半導体装置において、冷却を
液冷化できる構造にして熱抵抗を低減し、封止とチップ
の置き換えを容易にできる構造が得られた。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明する平
面図と断面図。 第２図は本発明の他の実施例（一体化構造の冷却フィン
）を説明する斜視図。 第３図は従来例の断面図である。 図において。 １はセラミック基板。 ２は半導体チップ。 ３はリード。 ４は基板Ｉ１０端子。 ５．５Ａは冷却フィン。 ６は冷却流体のハウジング。 ７はキャップ （１２）平面図 尖施例の説明図 第１囚
面図と断面図。 第２図は本発明の他の実施例（一体化構造の冷却フィン
）を説明する斜視図。 第３図は従来例の断面図である。 図において。 １はセラミック基板。 ２は半導体チップ。 ３はリード。 ４は基板Ｉ１０端子。 ５．５Ａは冷却フィン。 ６は冷却流体のハウジング。 ７はキャップ （１２）平面図 尖施例の説明図 第１囚
Claims (1)
- 表面に素子形成された半導体チップ（２）と、素子形成
面を上にして該半導体チップ（２）を搭載し、該半導体
チップ（２）と基板入出力端子（４）との間を結ぶ配線
が形成されている基板（１）と、該基板を貫通して該半
導体チップの裏面に熱的に接続される冷却フィン（５）
とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030342A JPH03234047A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030342A JPH03234047A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03234047A true JPH03234047A (ja) | 1991-10-18 |
Family
ID=12301162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030342A Pending JPH03234047A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03234047A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201334A (ja) * | 2006-01-30 | 2007-08-09 | Kyocera Corp | 発光装置および照明装置 |
| JP2012142532A (ja) * | 2010-12-15 | 2012-07-26 | Fujitsu Ltd | 半導体装置、冷却装置及び冷却装置の製造方法 |
| DE102019213956A1 (de) * | 2019-09-12 | 2020-12-24 | Vitesco Technologies GmbH | (Leistungs-)Elektronikanordnung mit einer effizienten Kühlung |
-
1990
- 1990-02-09 JP JP2030342A patent/JPH03234047A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201334A (ja) * | 2006-01-30 | 2007-08-09 | Kyocera Corp | 発光装置および照明装置 |
| JP2012142532A (ja) * | 2010-12-15 | 2012-07-26 | Fujitsu Ltd | 半導体装置、冷却装置及び冷却装置の製造方法 |
| DE102019213956A1 (de) * | 2019-09-12 | 2020-12-24 | Vitesco Technologies GmbH | (Leistungs-)Elektronikanordnung mit einer effizienten Kühlung |
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