JPH03271831A

JPH03271831A - シリアルデータの割込み処理方式

Info

Publication number: JPH03271831A
Application number: JP7103390A
Authority: JP
Inventors: Yuuji Arataki; 裕司荒瀧
Original assignee: Onkyo Corp
Current assignee: Onkyo Corp
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-12-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、シリアルデータの割込み処理方式に関する。

［従来の技術］一般に、実行中の処理（メインルーチン）を中断して割
込み処理を行うことがよく行われるが、従来の割り込み
処理方式は次のようであった。

第３図および第４図において説明する。

ハード的には第３図に示すように、マイクロコンピュー
タ１の割込み信号（ＩＮＴ）入力端子２を抵抗６を介し
て正の電源に接続するとともに、この割込み信号入力端
子２にこの割込み信号入力端子２からみて正方向に接続
した第１、第２のダイオード４　ａ　％　４　ｂを介し
て第１、第２の割込み信号ＡＳＢの入力端子５ａ、５ｂ
にそれぞれ接続し、そして、この第２の割込み信号Ｂの
入力端子５ｂに上記マイクロコンピュータ１の入出力端
子３を接続した構成を有する。

そして、ソフト的には第４図に示すように、第１、第２
の割込み信号Ａ、Ｂのうちいずれかが第１、第２の入力
端子５　ａ　％　５　ｂに入力された場合、その入力端
子が割込み信号の立ち下りエツジ（または立ち上りエツ
ジ）によって立ち下り、その負論理のＯＲ出力によって
上記割込み信号入力端子２がローレベになり、プログラ
ムは割込み処理に入る。

ここで、割込み信号の先頭で、上記第２の割込み信号Ｂ
の入力端子５ｂに直接接続されたマイクロコンピュータ
１の入出力端子３のレベルを判別して、第１、第２の割
込み信号Ａ、Ｂのうちいずれかが入力されたことを判定
する。上記入出力端子３のレベルがローレベルであれば
第２の割込み信号Ｂが入力されたものと判定し、逆に、
ノ１イレベルであれば第１の割込み信号Ａが入力された
ものと判定して、それぞれの割込み処理をする。

［発明が解決しようとする課題］このような方式では、第１、第２の割込み信号Ａ、Ｂが
シリアルデータであって、同時にまたはわずかにずれて
入力された場合、第１、第２の割込み信号Ａ、Ｂの先頭
部分が互いに壊し合って、いずれの割込み信号が入力さ
れたものであるかを判定できない。

すなわち、マイクロコンピュータ１の割込み信号入力端
子２がローレベル、かつ、入出力端子３がハイレベルで
、第１の割込み信号Ａが入力されたものと判定される場
合は問題がないが、上記割込み信号入力端子２がローレ
ベル、かつ、入出力端子３がローレベルである場合、第
１、第２の割込み信号Ａ、Ｈのうちいずれの割込み信号
が入力されたのか、いずれが優先するのか不明の状態と
なり、上記のように単純に第２の割込み信号Ｂが入力さ
れたものと判定して割込み処理をすると、誤動作の原因
になる。

［課題を解決するための手段］代表的な実施例を示す第１図および第２図を参照して説
明すると、本発明は、マイクロコンピュータ１の割込み信号入力端子２を第１
の抵抗６ａを介して電源に接続し、この割込み信号入力
端子２を第１のダイオード４ａを介して第１の入力端子
５ａに接続するとともに、上記割込み信号入力端子２を
第２のダイオード４ｂ、第２の抵抗６ｂを介して第２の
入力端子５ｂに接続し、かつ、上記第２の抵抗６ｂと第
２のダイオード４ｂとの接続点を上記マイクロコンピュ
ータ１の入出力端子３に接続した構成であって、上記割
込み信号が下記の（ａ）〜（ｇ）のステップを経て判定
されることを特徴とするシリアルデータの割込み処理方
式。

（ａ）上記マイクロコンピュータ１の入出力端子３の初
期モード（入力モード）に設定するステップ。

（ｂ）上記第１の入力端子５ａおよび／または第２の入
力端子５ｂに第１の割込み信号Ａおよび／または第２の
割込み信号Ｂが入力されたときに、マイクロコンピュー
タ１の入出力端子３のモードを判別するステップ。

（Ｃ）上記入出力端子３のモードが出力モードであれば
第１の割込み信号Ａが入力されたものとして、割込み処
理Ａを行うステップ。

（ｄ）上記入出力端子３のモードが入力モードであれば
、この入出力端子３のモードを出力モードに変更するス
テップ（ｅ）上記マイクロコンピュータ１の割込み信号入力端
子２のレベルを判別し、このレベルが第１のモードＡで
あれば第１の割込み信号Ａが入力されたものとして、割
込み処理Ａを行うステップ。

ｍ　上記マイクロコンピュータ１の割込み信号入力端子
２のレベルを判別し、このレベルが第２のモードＢであ
れば第２の割込み信号Ｂが入力されたものとして、割込
み処理Ｂを行うステップ。

（ｇ）上記マイクロコンピュータ１の入出力端子３の初
期モードに設定するステップ。

［作用コ簡単なために、第１、第２の割込み信号Ａ、　Ｂのうち
いずれかが優先しており、この割込み信号の立ち下りエ
ツジによって、その負論理のＯＲ出力によって割込み信
号が判定されて、割込み処理が実行される場合について
説明する。

■、第１の割込み信号Ａのみが第１の入力端子５ａに入
力され、割込み処理Ａが実行される場合マイクロコンピ
ュータ１の割込み信号入力端子２がローレベル、かつ、
入出力端子３が出力モード（ハイレベル）であり、第１
の割込み信号Ａが入力されたものと判定される。この場
合は従来と同様である。

■、第１、第２の割込み信号ＡＳＢがほとんど同時に入
力されたが、第１の割込み信号Ａが第２の割込み信号Ｂ
に優先しており、割込み処理Ａが実行される場合マイクロコンピュータ１の割込み信号入力端子２がロー
レベル、かつ、入出力端子３も入力モード（ローレベル
）である。

（１）上記入出力端子３のモードが入力モード（ローレ
ベル）から出力モード（ハイレベル）に変更される。

（２）上記割込み信号入力端子２のレベルを判別し、こ
のレベルがローレベルであれば、第１の割込み信号Ａが
入力されたことが確認できるから、割込み処理Ａを行う
。

■、第１、第２の割込み信号ＡＳＢがほとんど同時に入
力されたが、第２の割込み信号Ｂが第１の割込み信号Ａ
に優先しており、割込み処理Ｂが実行される場合マイクロコンピュータ１の割込み信号入力端子２がロー
レベル、かつ、入出力端子３も入力モード（ローレベル
）である。

（２）上記割込み信号入力端子２のレベルを判別し、こ
のレベルがハイレベルであれば、第１の割込み信号Ａが
入力されていないことが確認できるから、第２の割込み
信号Ｂが入力されたものとして割込み処理Ｂを行う。

［実施例］第１図および第２図において説明する。図中、第３図の
従来例と同等部分には同一符号を付し、その説明は省略
する。

第１図において、１はマイクロコンピュータ、２は割込
み信号（ＩＮＴ）入力端子、３は入出力端子、４ａ、４
ｂは第１、第２のダイオード、５ａ、５ｂは第１、第２
の割込み信号Ａ、Ｂの入力端子である。

マイクロコンピュータ１の割込み信号入力端子２は第１
の抵抗６ａを介して正の電源に接続され、第２のダイオ
ード４ｂと第２の入力端子５ｂとの間には第２の抵抗６
ｂが接続され、そして、この第２の抵抗６ｂと第２のダ
イオード４ｂの接続点は上記マイクロコンピュータ１の
入出力端子３に接続される。ここに、第１、第２の抵抗
６！、６ｂの抵抗値Ｒ１、Ｒ２は、Ｒ１＞Ｒ２の関係に
ある。

そして、上記割込み信号は第２図に示すようなステップ
を経て判定される。

（ａ）上記マイクロコンピュータ１の入出力端子３の初
期モードを入力モードに設定するステップ。

（ｂ）上記第１の入力端子５ユおよび／または第２の入
力端子５ｂに第１の割込み信号Ａおよび／または第２の
割込み信号Ｂが入力されたときに、マイクロコンピュー
タ１の入出力端子３のモードを判別するステップ。

■、第１の割込み信号Ａのみが第１の入力端子５目こ入
力され、割込み処理Ａが実行される場合マイクロコンピ
ュータ１の割込み信号入力端子２がローレベル、かつ、
入出力端子３が出力モード（ハイレベル）であり、第１
の割込み信号Ａが入力されたものと判定される。この判
定出力に基いて割込み処理Ａが実行される。

次いで、割込み処理Ａの解読を終了したかどうかを判別
する。割込み処理Ａの解読を終了すると、上記マイクロ
コンピュータ１の入出力端子３の初期モード（入力モー
ド）に設定する。割込み処理Ａの解読を終了していない
場合は、入出力端子３を出力モードに維持して、上記の
動作を繰り返し、割込み信号の解読を行う。

■、第１、第２の割込み信号Ａ、Ｂがほとんど同時に入
力されたが、第１の割込み信号Ａが第２の割込み信号Ｂ
に優先しており、割込み処理Ａが実行される場合マイクロコンピュータ１の割込み信号入力端子２がロー
レベル、かつ、入出力端子３も入力モード（ローレベル
）である。

（２）上記割込み信号入力端子２のレベルを判別し、こ
のレベルがローレベルであれば、第１の割込み信号Ａが
入力されたことが確認できるから、割込み処理Ａを実行
する。

以下、割込み処理Ａの解読を終了したかどうかを判別し
、工の動作を繰り返す。

■、第１、第２の割込み信号Ａ、Ｂがほとんど同時に入
力されたが、第２の割込み信号Ｂが第１の割込み信号Ａ
に優先しており、割込み処理Ｂが実行される場合マイクロコンピュータ１の割込み信号入力端子２がロー
レベル、かつ、入出力端子３も入力モード（ローレベル
）である。

［発明の効果］以上のように、本発明は、第１、第２の割込み信号Ａ、
Ｂが同時にまたはわずかにずれて入力された場合、第１
の割込み信号Ａの解読が終了するまで第２の割込み信号
Ｂの入力を禁止しているので、第１の割込み信号Ａが破
壊されるおそれがなく、第１、第２の割込み信号ＡＳＢ
が確実に判別できるので、誤動作が生じない、また、ハ
ード的には、第２の抵抗を追加するだけであるから、構
成的に単純で、安価で実用的である、などの効果がある
。

【図面の簡単な説明】

第１図は本発明のシリアルデータの割込み処理方式の代
表的な実施例の構成を示す図、第２図は同、各ステップ
のフローチャートを示す図、第３図は従来のシリアルデ
ータの割込み処理方式の構成を示す図、第２図は同、各
ステップのフローチャートを示す図である。１・・・・・・マイクロコンピュータ、２・・・・・・
割込み信号入力端子、３・・・・・・入出力端子、４ａ
１４ｂ・曲・第１、第２のダイオード、５ａ、５ｂ・・
・・・・第１、第２の入力端子、６ａ、６ｂ・・・・・
・第１、第２の抵抗。

Claims

【特許請求の範囲】マイクロコンピュータ（１）の割込み信号入力端子（２
）を第１の抵抗（６ａ）を介して電源に接続し、この割
込み信号入力端子（２）を第１のダイオード（４ａ）を
介して第１の入力端子（５ａ）に接続するとともに、上
記割込み信号入力端子（２）を第２のダイオード（４ｂ
）、第２の抵抗（６ｂ）を介して第２の入力端子（５ｂ
）に接続し、かつ、上記第２の抵抗（６ｂ）と第２のダ
イオード（４ｂ）との接続点を上記マイクロコンピュー
タ（１）の入出力端子（３）に接続した構成であつて、
上記割込み信号が下記の（ａ）〜（ｇ）のステップを経
て判定されることを特徴とするシリアルデータの割込み
処理方式。（ａ）上記マイクロコンピュータ（１）の入出力端子（
３）の初期モード（入力モード）に設定するステップ。（ｂ）上記第１の入力端子（５ａ）および／または第２
の入力端子（５ｂ）に第１の割込み信号Ａおよび／また
は第２の割込み信号Ｂが入力されたときに、マイクロコ
ンピュータ（１）の入出力端子（３）のモードを判別す
るステップ。（ｃ）上記入出力端子（３）のモードが出力モードであ
れば第１の割込み信号Ａが入力されたものとして、割込
み処理Ａを行うステップ。（ｄ）上記入出力端子（３）のモードが入力モードであ
れば、この入出力端子（３）のモードを出力モードに変
更するステップ（ｅ）上記マイクロコンピュータ（１）の割込み信号入
力端子（２）のレベルを判別し、このレベルが第１のモ
ードＡであれば第１の割込み信号Ａが入力されたものと
して、割込み処理Ａを行うステップ。（ｆ）上記マイクロコンピュータ（１）の割込み信号入
力端子（２）のレベルを判別し、このレベルが第２のモ
ードＢであれば第２の割込み信号Ｂが入力されたものと
して、割込み処理Ｂを行うステップ。（ｇ）上記マイクロコンピュータ（１）の入出力端子（
３）の初期モードに設定するステップ。