JPH03274915A - ファンクション・ジェネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、デジタル方式のファンクション・ジェネレー
タに関し、詳しくはジッタを少なくするための改良に関
する。

〈従来の技術〉 デジタル方式のファンクション・ジェネレータとは、予
め波形メモリに格納された波形データを順次読み出すと
同時にアナログ変換することにより、アナログ波形とし
て出力するようにしたものである。第４図に従来の一般
的なファンクション・ジェネレータの構成の一例を示す
。波形メモリ２の波形データ（例えば第５図の（ａ）に
示すような波形データ）を読み出す際のアドレスは加算
器１より与える。加算器１は、一方の入力が周波数値（
読み出す際のアドレスのインクリメント量を指定する値
であり、第５図の（ｂ）および（ｃ）に示すように、低
い周波数で出力する場合は小さいインクリメント量、高
い周波数で出力の場合には大きいインクリメント量とな
る）であり、他方の入力は加算器１自身の出力である。

加算動作はマスタークロック発生器５からのクロックが
入力されるごとに行なわれ、したがって、波形メモリ２
には、初期値が０で、クロックが与えられるごとに周波
数値が加算された値のアドレスが与えられる。波形メモ
リ２にマスタークロック発生器５からのクロックが入力
されると（読み出し信号として入力される）、指定され
たアドレスの内容（波形データ）が読み出される。読み
出された波形データはデジタル・アナログ変換器（以下
ＤＡＣという）３でアナログ変換される。ＤＡＣ３はマ
スタークロック発生器５からのクロック入力により動作
する。

波形データを順次読み出しアナログ変換した信号はロー
パスフィルタ４で高調波成分が除去され、滑らかな波形
に整形されて送出される。

このようにして、波形メモリ２に格納された波形データ
から所望の周波数のアナログ信号を出力することができ
る。

〈発明が解決しようとする課題〉 しかしながら、このようなファンクション・ジェネレー
タでは次のような問題があった。波形メモリ２から波形
データを読み出す際、通常周期ごとに波形メモリ２中の
異なった点（アドレス）を通る（波形メモリのアドレス
が循環的に変ってゆく際、２回目以降が１回目のアドレ
スと同一にならない）ことになり、その分がジッタ（周
波数ジッタ）となって現われる。この場合のジッタの大
きさは最大でマスタークロックの１周期分である。

本発明は、このような点に鑑みてなされたもので、その
目的は、マスタークロックの周波数を可変とすることに
よりジッタの少ないファンクション・ジェネレータを実
現することにある。

く課題を解決するための手段〉 このような目的を達成するための本発明は、マスターク
ロックを発生するマスタークロック発生器（５）と、 前記マスタークロックが入力されるごとに、発生すべき
クロックの周波数に関連した周波数値ずつインクリメン
トされた値を出力する加算器（１）と、 正弦波の波形データが格納され、前記加算器から与えら
れるアドレスの波形データが読み出される第１の波形メ
モリ（２）と、 この第１の波形メモリ（２）の出力をアナログ変換する
第１のデジタル・アナログ変換器（３）と、 この第１のデジタル・アナログ変換器（３）の出力から
高調波成分を除去する第１のローパスフィルタ（４）と
、 この第１のローパスフィルタ（４）の出力を０レベルと
比較し、その大小に応じて２値信号となる矩形波状のク
ロックを発生するコンパレータ（６）と、 このコンパレータ（６）の出力を、設定された分周比で
分周するアドレス発生器（７）と、出力する波形データ
が格納され、前記アドレス発生器（７）の出力がアドレ
スとして与えられると、そのアドレスの波形データが読
み出される第２の波形メモリ（８）と、 この第２の波形メモリ（８）の出力をアナログ変換する
第２のデジタル・アナログ変換器（９）と、 この第２のデジタル・アナログ変換器（９）の出力の高
調波成分を除去する第２のローパスフィルタ（１０）と
、 を具備したことを特徴とする。

く作用〉 本発明では、ＤＤＳ部で周波数スパンの２倍のスパンに
わたって周波数可変のクロックを発生し、このクロック
をアドレス発生器（７）で適宜分周してアドレスを得る
。このアドレスにより波形メモリ（８）をアクセスし、
波形データを読み出す。

読み出した波形データはデジタル・アナログ変換器（９
）でアナログ化し、続いてローパスフィルタ（１０）で
その高調波成分を除去する。

このようにして得られる出力波形は、すべての周波数範
囲にわたって各周期ごとに波形メモリ（８）の同一のア
ドレスポイントから読み出された波形となり、これによ
りジッタが最小の波形となる。

〈実施例〉 以下図面を参照して本発明の詳細な説明する。

第１図は本発明に係るファンクション・ジェネレータの
一実施例を示す構成図である。図において、加算器１、
第１の波形メモリ２（クロック用の波形メモリ）、第１
のＤＡＣ３、第１のローパスフィルタ４およびクロック
用マスタークロック発生器５までの部分は、第八図の従
来例の構成と同様である。ただし、この場合波形メモリ
２には正弦波の波形データが記憶されている。

６はコンパレータで、ローパスフィルタ４の出力を０レ
ベルと比較し、それより大きいときはＨＩＧＨレベル、
小さいときはＬＯＷレベルの信号を出力する。したがっ
て、コンパレータ６からは加算器１に与える周波数値に
関連した周波数の矩形波が出力される。この矩形波は後
段回路へのクロックとして与えられる。

７は第２の波形メモリ８に与えるアドレスを発生するア
ドレス発生器であり、外部より与えられる分周比に従っ
て前記コンパレータ６の出力クロック数を分周して波形
メモリ８へのアドレスを得る。波形メモリ８には出力す
る波形のデータが予め格納される。９は第２のＤＡＣで
あり、波形メモリ８から読み出された波形データをＤＡ
変換する。１０は第２のローパスフィルタであり、第２
のＤＡＣ９の出力の高調波成分を除去するためのもので
ある。

第２図はアドレス発生器７の具体例の詳細構成図である
。このアドレス発生器はバイナリ−カウンタ７１で構成
されたもので、クロック（コンパレータ６の出力）を入
力する桁位置を、スイッチ７２により分周比の値に応じ
て切り換えるようにしたものである。

このような構成における動作を説明する。加算器１、第
１の波形メモリ２、第１のＤＡＣ３、第１のローパスフ
ィルタ４、マスタークロック発生器５（固定周波数のク
ロックを発生する）およびコンパレータ６からなる部分
は、いわゆるダイレクト・デジタル・シンセサイザ（Ｄ
ＤＳ）と呼ばれる部分である。ここで発生するクロック
の周波数は、クロック周波数スパンの２倍のスパンがあ
れば十分である。このことによって、後段の第２のロー
パスフィルタ１０のカットオフ周波数が固定であっても
高調波成分を十分にカットすることができ、高品質（低
ジツタ）のクロックを得ることができる。

コンパレータ６より得られるクロックによりアドレス発
生器７、第２の波形メモリ８、第２のＤＡＣ９を動作さ
せる。アドレス発生器７においては、このクロックと分
周比の組合せにより広い範囲の周波数を決定することが
できる。第１表はその一例を示すものである。なお、こ
の場合は第２の波形メモリ８のサイズを２５６ポイント
とした。

第３図は第１表の関係を三角波を例にとって示した図で
ある。図から明らかなように、周波数が高い場合には、
第２の波形メモリ８中のデータを読み飛ばし、低い場合
にはより細かくデータを読み込むこと従来の場合と同様
であるが、毎周期ごとに波形メモリ８から読み出す場所
（アドレス）は一定であり、ずれていかないことが分か
る。したがって、それによるジッダの発生はない。

なお、分周比の間の周波数の連続的な設定は、ＤＤＳ部
分で行なうことができることも明かである。

第１表 〈発明の効果〉 以上詳細に説明したように、本発明によれば、発生する
波形はすべての周波数範囲にわたって各周期ごとに同一
の点を発生することになり、これによりジッダ最小の波
形発生が可能となる０

【図面の簡単な説明】

第１図は本発明に係るファンクション・ジェネレータの
一実施例を示す構成図、 第２図はアドレス発生器の具体的構成図、第３図は三角
波発生の場合における読み出しポイント例を示す図、 第４図は従来の一般的なファンクション・ジェネレータ
の一例を示す構成図、 第５図は第４図における波形メモリのアドレスとデータ
との関係を示す図である。 １・・・加算器　　　　　　２・・・第１の波形メモリ
３・・・第１のＤＡＣ ４・・・第１のローパスフィルタ ５・・・クロック用マスタークロック発生器６・・・コ
ンパレータ　　　７・・・アドレス発生器８・・・第２
の波形メモリ ９・・・第２のＤＡＣ １０・・・第２のローパスフィルタ ７１・・・バイナリ−カウンタ ７２・・・スイッチ

Claims (1)

1. 【特許請求の範囲】 マスタークロックを発生するマスタークロック発生器（
   ５）と、 前記マスタークロックが入力されるごとに、発生すべき
   クロックの周波数に関連した周波数値ずつインクリメン
   トされた値を出力する加算器（１）と、 正弦波の波形データが格納され、前記加算器から与えら
   れるアドレスの波形データが読み出される第１の波形メ
   モリ（２）と、 この第１の波形メモリ（２）の出力をアナログ変換する
   第１のデジタル・アナログ変換器（３）と、 この第１のデジタル・アナログ変換器（３）の出力から
   高調波成分を除去する第１のローパスフィルタ（４）と
   、 この第１のローパスフィルタ（４）の出力を０レベルと
   比較し、その大小に応じて２値信号となる矩形波状のク
   ロックを発生するコンパレータ（６）と、 このコンパレータ（６）の出力を、設定された分周比で
   分周するアドレス発生器（７）と、出力する波形データ
   が格納され、前記アドレス発生器（７）の出力がアドレ
   スとして与えられると、そのアドレスの波形データが読
   み出される第２の波形メモリ（８）と、 この第２の波形メモリ（８）の出力をアナログ変換する
   第２のデジタル・アナログ変換器（９）と、 この第２のデジタル・アナログ変換器（９）の出力の高
   調波成分を除去する第２のローパスフィルタ（１０）と
   、 を具備し、第２のローパスフィルタ（１０）より得られ
   る出力の周波数ジッタを小さくするようにしたことを特
   徴とするファンクション・ジェネレータ。