JPH03278150A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03278150A JPH03278150A JP2078130A JP7813090A JPH03278150A JP H03278150 A JPH03278150 A JP H03278150A JP 2078130 A JP2078130 A JP 2078130A JP 7813090 A JP7813090 A JP 7813090A JP H03278150 A JPH03278150 A JP H03278150A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- prom
- test
- password
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 50
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011173 large scale experimental method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単一半導体基盤上にメモリ機能及びコンピュ
ータ機能を集積したシングルチップマイクロコンピュー
タにおいて、内蔵ＰＲＯＭに格納したパスワードに対応
したデータを外部から入力した場合のみ内部ＰＲＯＭを
直接外部よりテスト可能な手段を内蔵したシングルチッ
プマイクロコンピュータに関する。
ータ機能を集積したシングルチップマイクロコンピュー
タにおいて、内蔵ＰＲＯＭに格納したパスワードに対応
したデータを外部から入力した場合のみ内部ＰＲＯＭを
直接外部よりテスト可能な手段を内蔵したシングルチッ
プマイクロコンピュータに関する。
近年はＬＳＩ製造技術の進歩により、シングルチップマ
イクロコンピュータの分野においても高集積化が進み、
単位機能光たりのコストの低下も著しくなってきている
。
イクロコンピュータの分野においても高集積化が進み、
単位機能光たりのコストの低下も著しくなってきている
。
従来、銀行などの金融機関においては磁気カードが主に
使用されてきたが、磁気カードは記憶容量が少なく、ま
たセキュリティの面で問題があり、最近では不正使用、
偽造など多くの犯罪が頻発し、大きな社会問題となって
いる。そこでこの磁気カードに代るものとして、シング
ルチッフマイコンを搭載したＩＣカードが登場し、国内
外において実用化に向けて大規模な実験が進んでいる。
使用されてきたが、磁気カードは記憶容量が少なく、ま
たセキュリティの面で問題があり、最近では不正使用、
偽造など多くの犯罪が頻発し、大きな社会問題となって
いる。そこでこの磁気カードに代るものとして、シング
ルチッフマイコンを搭載したＩＣカードが登場し、国内
外において実用化に向けて大規模な実験が進んでいる。
前記ＩＣカードは磁気カードに比べ、記憶容量も数段大
きく、またカード内にコンピュータ機能を内蔵している
のでセキュリティの面でも格段の信頼度がある。
きく、またカード内にコンピュータ機能を内蔵している
のでセキュリティの面でも格段の信頼度がある。
一般にシングルチップマイコンを搭載したＩＣカードに
おいては、データメモリの大部分にＵＶＥＰ ＲＯＭ
（Ｕｌｔｒａ−Ｖｉｏｌｅｔ Ｅｒａｓａｂｌｅ Ｐｒ
ｏｇｒａｍｍａｂｌｅ ＲＯＭ）またはＥ Ｅ Ｐ Ｒ
ＯＭ （Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）を使用しており（以
後ＵＶＥＰＲＯＭ。
おいては、データメモリの大部分にＵＶＥＰ ＲＯＭ
（Ｕｌｔｒａ−Ｖｉｏｌｅｔ Ｅｒａｓａｂｌｅ Ｐｒ
ｏｇｒａｍｍａｂｌｅ ＲＯＭ）またはＥ Ｅ Ｐ Ｒ
ＯＭ （Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）を使用しており（以
後ＵＶＥＰＲＯＭ。
ＥＥＰＲＯＭを総じてＰＲＯＭと称する）、そのデータ
メモリをいくつかの領域に分割しそのアクセスを管理し
ている。
メモリをいくつかの領域に分割しそのアクセスを管理し
ている。
銀行などの金融機関においてキャッシュカード、クレジ
ットカードとしてＩＣカードを使用する場合、この分割
されたデータメモリの一部をシークレット・ゾーン（５
ｅｃｒｅｔ Ｚｏｎｅ）と呼び、銀行の口座番号、ＩＤ
ナンバー、シークレットナンバーなど機密性の高いデー
タを格納するのに使用している。上記シークレット・ゾ
ーンはＩＣカードの不正使用、偽造を防止する上で重要
な部分であって、従来ソフトウェアにより前記領域に対
するアクセスを管理し、特別な場合だけ前記領域に対し
アクセスできるようになっている。
ットカードとしてＩＣカードを使用する場合、この分割
されたデータメモリの一部をシークレット・ゾーン（５
ｅｃｒｅｔ Ｚｏｎｅ）と呼び、銀行の口座番号、ＩＤ
ナンバー、シークレットナンバーなど機密性の高いデー
タを格納するのに使用している。上記シークレット・ゾ
ーンはＩＣカードの不正使用、偽造を防止する上で重要
な部分であって、従来ソフトウェアにより前記領域に対
するアクセスを管理し、特別な場合だけ前記領域に対し
アクセスできるようになっている。
ところが、テストモード時には、容易に外部より内蔵Ｐ
ＲＯＭの全領域に直接アクセスが可能であり、シークレ
ット・ゾーン内の値を読み出して悪用したり、故意に変
更することが可能であるという欠点が在った。
ＲＯＭの全領域に直接アクセスが可能であり、シークレ
ット・ゾーン内の値を読み出して悪用したり、故意に変
更することが可能であるという欠点が在った。
まず構成要素の説明を行なう。
第７図においてメモリ部３はユーザープログラム格納及
びデータの格納に用いる読み出し専用または、読み出し
書込ともに可能なメモリである。
びデータの格納に用いる読み出し専用または、読み出し
書込ともに可能なメモリである。
内部バス４はアドレス及びデータを時分割に転送するバ
スである。
スである。
内部バス８は、テストモード時に、外部端子を介して内
部バス４にアドレス及びデータを転送する際に用いる時
分割バスである。
部バス４にアドレス及びデータを転送する際に用いる時
分割バスである。
中央処理装置（以下ＣＰＵと呼ぶ）２は、メモリ部３に
格納したプログラムに従って、データ処理を行なう。
格納したプログラムに従って、データ処理を行なう。
周辺部６は、チップ外部との通信を行なうためのポート
等から構成し、内部バス４を介して入力したデータを外
部端子６．１に出力し、外部端子６．１からのデータを
入力し、内部バス４に出力する機能を持つ。
等から構成し、内部バス４を介して入力したデータを外
部端子６．１に出力し、外部端子６．１からのデータを
入力し、内部バス４に出力する機能を持つ。
ＰＲＯＭ５はデータメモリとしてＵＶＥＰＲＯＭまたは
ＥＥＰＲＯＭを内蔵しており、データメモリ内にはシー
クレット・ゾーン５．１を有し、カードのＩＤナンバー
、シークレットナンバー、口座番号等を格納しており、
ＣＰＵの命令により読み出し及び書込みを行なう。
ＥＥＰＲＯＭを内蔵しており、データメモリ内にはシー
クレット・ゾーン５．１を有し、カードのＩＤナンバー
、シークレットナンバー、口座番号等を格納しており、
ＣＰＵの命令により読み出し及び書込みを行なう。
上記シークレット・ゾーン５．１へのアクセス管理は、
ユーザがソフトウェアにより行なっている。
ユーザがソフトウェアにより行なっている。
端子１５は、テストモード時に１とする外部端子であり
、この時インバータ７の出力が０となるため内部バス４
にはＰＲＯＭ５のみ接続され、ＰＲＯＭ５のテストがチ
ップ外部より直接可能となる。
、この時インバータ７の出力が０となるため内部バス４
にはＰＲＯＭ５のみ接続され、ＰＲＯＭ５のテストがチ
ップ外部より直接可能となる。
端子１０は、内部バス８を介してアドレス及びデータを
外部に入出力する端子であり、内部バス− ４に接続されている。
外部に入出力する端子であり、内部バス− ４に接続されている。
端子１２は、ＣＰＵ２の出力するＣＰＵクロック１１を
出力する端子である。
出力する端子である。
端子１３は、ＣＰＵ２をリセットする端子であり、１の
時リセット信号１４が１となりＣＰＵ ２をリセットす
る。
時リセット信号１４が１となりＣＰＵ ２をリセットす
る。
上記構成要素を用いてテスト時の動作を説明する。
端子１３を１のまま端子１５とし、端子１３をＣＰＵク
ロック１１の立ち下がりに同期してＯとする。
ロック１１の立ち下がりに同期してＯとする。
この時、テスト信号９は１となりインバータ７の出力は
０となるのでＣＰＵ２．メモリ部３２周辺部６は内部バ
ス４から電気的に切り離される。
０となるのでＣＰＵ２．メモリ部３２周辺部６は内部バ
ス４から電気的に切り離される。
従って、内部バス４に接続されているのはＰＲＯＭ５の
みとなる。
みとなる。
この状態で外部端子１０．内部バス８を介してアドレス
及びデータをＰＲＯＭ５に入力し、データの読み出し及
び書込を行なう。
及びデータをＰＲＯＭ５に入力し、データの読み出し及
び書込を行なう。
この時、シークレットゾーン５．１のアドレスを６
入力すれば容易にゾーン内データにアクセス可能である
。従って、データリード及びライトが容易に行なえるこ
ととなる。
。従って、データリード及びライトが容易に行なえるこ
ととなる。
以上述べたように従来のシングルチップマイクロコンピ
ュータにおいては、秘匿データを格納スるシークレット
・ゾーンに対するアクセス管理をすべてユーザーのソフ
トウェアにより行なっている。
ュータにおいては、秘匿データを格納スるシークレット
・ゾーンに対するアクセス管理をすべてユーザーのソフ
トウェアにより行なっている。
このようなマイクロコンピュータをカードに搭載した場
合、テストモードを使用することにより、上記シークレ
ット・ゾーンに対し不当なデータアクセスが行われるこ
とが考えられる。
合、テストモードを使用することにより、上記シークレ
ット・ゾーンに対し不当なデータアクセスが行われるこ
とが考えられる。
さらにデータメモリに電気消去型読み出し専用メモ！］
（ＥＥＰＲＯＭ）が使用されている場合には、書込
み命令が実行されるとＰＲＯＭ内部で自動的に書き込み
用の電圧が生成されるので、シークレット・ゾーンに対
し、不当な書込みが容易に行なわれる可能性がある。
（ＥＥＰＲＯＭ）が使用されている場合には、書込
み命令が実行されるとＰＲＯＭ内部で自動的に書き込み
用の電圧が生成されるので、シークレット・ゾーンに対
し、不当な書込みが容易に行なわれる可能性がある。
上述したように、従来のデータメモリにおけるアクセス
保護の領域であるシークレット・シークへのアクセスを
管理しているシングルチッソマイクロコンピュータにお
いては、内蔵ＰＲＯＭへのアクセス管理をすべてソフト
ウェアによって行なっているので、テストモード時に容
易にアクセス可能であり、不正なアクセスが行なわれて
シークレット・ゾーン内のデータが悪用されたり、また
故意にデータが書き換えられる危険性が在るという欠点
が存在した。
保護の領域であるシークレット・シークへのアクセスを
管理しているシングルチッソマイクロコンピュータにお
いては、内蔵ＰＲＯＭへのアクセス管理をすべてソフト
ウェアによって行なっているので、テストモード時に容
易にアクセス可能であり、不正なアクセスが行なわれて
シークレット・ゾーン内のデータが悪用されたり、また
故意にデータが書き換えられる危険性が在るという欠点
が存在した。
本発明に係わるシングルチップマイクロコンピュータに
おいては、単一半導体基盤上に中央処理装置、記憶部２
周辺部及びＰＲＯＧＲＡＭＡＢＬＥＲＥＡＤ ０ＮＬＹ
ＭＥＭＯＲＹ （以下ＰＲＯＭと呼ぶ）を集積し、前
記ＰＲＯＭに対しテスト機能を内蔵したシングルチップ
マイクロコンピュータにおいて、シフトレジスタ、カウ
ンタ、暗号回路及び比較回路から構成するテスト回路を
内蔵し、前記ＰＲＯＭ中にパスワードを格納し、前記シ
フトレジスタに外部よりデータをシリアルに入力し、前
記入力データを前記暗号回路により暗号化したデータが
前記パスワードに等しい場合のみ外部から前記ＰＲＯＭ
へのアクセスを可能とする手段を有する。
おいては、単一半導体基盤上に中央処理装置、記憶部２
周辺部及びＰＲＯＧＲＡＭＡＢＬＥＲＥＡＤ ０ＮＬＹ
ＭＥＭＯＲＹ （以下ＰＲＯＭと呼ぶ）を集積し、前
記ＰＲＯＭに対しテスト機能を内蔵したシングルチップ
マイクロコンピュータにおいて、シフトレジスタ、カウ
ンタ、暗号回路及び比較回路から構成するテスト回路を
内蔵し、前記ＰＲＯＭ中にパスワードを格納し、前記シ
フトレジスタに外部よりデータをシリアルに入力し、前
記入力データを前記暗号回路により暗号化したデータが
前記パスワードに等しい場合のみ外部から前記ＰＲＯＭ
へのアクセスを可能とする手段を有する。
すなわち、上述した従来のシングルチッソマイクロコン
ピュータにおいては、内蔵ＰＲＯＭへのアクセス管理を
ソフトウェアのみによって行なっていたため、テストモ
ードを使用して不当なアクセスが行なわれる可能性が存
在することに対し、本発明は簡単なテスト回路を付加す
ることにより不当なアクセスを排除でき、より確実なセ
キュリティが容易に得られる。
ピュータにおいては、内蔵ＰＲＯＭへのアクセス管理を
ソフトウェアのみによって行なっていたため、テストモ
ードを使用して不当なアクセスが行なわれる可能性が存
在することに対し、本発明は簡単なテスト回路を付加す
ることにより不当なアクセスを排除でき、より確実なセ
キュリティが容易に得られる。
次に本発明に係わるシングルチッソマイクロコンピュー
タの第１の実施例について第１図を用いて説明する。
タの第１の実施例について第１図を用いて説明する。
第１図は本発明に係わる第１の実施例のシングルチップ
マイクロコンピュータのブロック図である。
マイクロコンピュータのブロック図である。
まず構成要素の説明を行なう。
本発明に係わる第１の実施例のシングルチップ９−
マイクロコンピュータにおいては、本実施例で新たに追
加したテスト回路１７以外の構成要素は、第７図に示す
従来例と相違がない。従って、以下テスト回路１７を中
心に説明する。
加したテスト回路１７以外の構成要素は、第７図に示す
従来例と相違がない。従って、以下テスト回路１７を中
心に説明する。
第１図においてテスト回路１７は、ＣＰＵの出力するク
ロック信号１１に同期して外部端子１９よりシリアルに
データを入力し、ＰＲＯＭ５内のシークレットゾーン内
に格納したパスワードの値と比較して、一致する場合の
みテストモードを許可する機能を有する。
ロック信号１１に同期して外部端子１９よりシリアルに
データを入力し、ＰＲＯＭ５内のシークレットゾーン内
に格納したパスワードの値と比較して、一致する場合の
みテストモードを許可する機能を有する。
以下テスト回路１７について構成及び動作を第２図を用
いて説明する。
いて説明する。
テスト回路１７はシフトレジスタ２０．暗号回路２１．
比較回路２２．カウンタ２４から構成されるブロックで
ある。
比較回路２２．カウンタ２４から構成されるブロックで
ある。
シフトレジスタ２０は、リセット信号１４が０でシフト
許可信号２８が１の時、ＣＰＵクロック１１の立ち下が
りに同期して信号線１８上のシリアルデータを入力する
。
許可信号２８が１の時、ＣＰＵクロック１１の立ち下が
りに同期して信号線１８上のシリアルデータを入力する
。
暗号回路２１は、シフトレジスタ２０の格納す１〇−
る８ビツトデータを暗号化し、８ビツトデータを出力す
る。
る。
比較回路２２は、暗号回路２１の出力と、ＰＲＯＭ５内
のシークレットゾーンに格納したパスワード２３の値を
比較し、一致した時のみテスト信号９を出力する。
のシークレットゾーンに格納したパスワード２３の値を
比較し、一致した時のみテスト信号９を出力する。
カウンタ２４は、シフトレジスタ２０のシフト動作を制
御する回路で、基本クロック１１の立上がりに同期し、
テストモード信号１６が１で、リセット信号１４が０の
時のみ、ＣＰＵクロック１１をカウントするとともに、
シフトレジスタ２０に対しシフト許可信号２８を出力す
る。
御する回路で、基本クロック１１の立上がりに同期し、
テストモード信号１６が１で、リセット信号１４が０の
時のみ、ＣＰＵクロック１１をカウントするとともに、
シフトレジスタ２０に対しシフト許可信号２８を出力す
る。
以下、テスト回路１７の動作を説明する。
まず、リセット信号１４を１のままテストモード信号１
６をＯとしておく。
６をＯとしておく。
次に、テスト信号モード１６を１とし、リセット信号１
４をＣＰＵクロック１１の立ち上がりに同期して０とす
る。
４をＣＰＵクロック１１の立ち上がりに同期して０とす
る。
そして、ＣＰＵクロック１１の立上がりに同期して、外
部端子１９よりシリアルに８ビツトデータを入力する。
部端子１９よりシリアルに８ビツトデータを入力する。
この時、カウンタ２４ば、ＣＰＵりｐワク１１に同期し
て８回カウントすると同時に、シフト許可信号２８を１
としシフトレジスタ２０に対し出力する。
て８回カウントすると同時に、シフト許可信号２８を１
としシフトレジスタ２０に対し出力する。
カウンタ２４は、９回カウント動作後、自動的にクリア
され、シフト許可信号２８をＯにして停止する。
され、シフト許可信号２８をＯにして停止する。
シフトレジスタ２０は、シフト許可信号２８が１の時、
ＣＰＵクロック１１の立ち下がりに同期してシフト動作
を８回行なった後、シフト許可信号２８が０となるため
シフト動作を停止する。また、リセット信号１４が１の
とき、格納値をＯにクリアする。
ＣＰＵクロック１１の立ち下がりに同期してシフト動作
を８回行なった後、シフト許可信号２８が０となるため
シフト動作を停止する。また、リセット信号１４が１の
とき、格納値をＯにクリアする。
８ビツトのシリアルデータを受信後、シフトレジスタ２
０の格納値は暗号回路２１により暗号化され、比較回路
２２に出力される。
０の格納値は暗号回路２１により暗号化され、比較回路
２２に出力される。
比較回路２２は、ＰＲＯＭ５内のシークレットゾーン５
．１内に格納したパスワードと比較し、値が同一の場合
テスト信号９を出力する。
．１内に格納したパスワードと比較し、値が同一の場合
テスト信号９を出力する。
テスト回路１７の動作タイミングを、第６図に示す。
さて、次にカウンタ２４の構成及び動作を説明する。
カウンタ２４は、４ビツトのアップカウンタ３０゜ＡＮ
Ｄゲート３１．ＡＮＤゲート３２．インバータ３３から
構成する。
Ｄゲート３１．ＡＮＤゲート３２．インバータ３３から
構成する。
リセット信号１４が１の時、アップカウンタ３０はクリ
アされて、動作を停止する。
アされて、動作を停止する。
リセット信号２４が０でテストモード信号１６が１の時
、カウンタ３０はＡＮＤゲート３１の出力の立上がりに
同期してカウントアツプする。
、カウンタ３０はＡＮＤゲート３１の出力の立上がりに
同期してカウントアツプする。
９回カウンタすると、第３ピツ）＝第０ビット＝１とな
るため、ＡＮＤゲート３２の出力が１となり、インバー
タ３３の出力が０となる。
るため、ＡＮＤゲート３２の出力が１となり、インバー
タ３３の出力が０となる。
従って、ＡＮＤゲート３１の出力も０となり、カウンタ
３０はカウンタ動作を停止する。
３０はカウンタ動作を停止する。
次に、暗号回路２１の構成を第４図を用いて説明する。
これは、入力データのビットＯとビット７を入３
替えて出力する構成である。
従って、入力がＦＥＨのものは、出力はＦｌ”Ｈとなる
。
。
さて、パスワードは８ビツト長であるから、２８２５６
通のバタンか存在する。しかも、暗号回路にて入力デー
タをスクランブルするので、テストモードを実現可能な
８ビツトパタンを検出するのがより困難となる。
通のバタンか存在する。しかも、暗号回路にて入力デー
タをスクランブルするので、テストモードを実現可能な
８ビツトパタンを検出するのがより困難となる。
従って、第３者によるテストモードの実行はより困難と
なる。
なる。
本第１の実施例においては、簡単なハードウェアから構
成される。テスト回路１７を付加することにより、第３
者によるテストモードの実現が容易でなくなり、シーク
レット・ゾーン５．１内のデータに対する不当なアクセ
スやデータの消失を防ぐことができ、フェール・セーフ
が実現される。
成される。テスト回路１７を付加することにより、第３
者によるテストモードの実現が容易でなくなり、シーク
レット・ゾーン５．１内のデータに対する不当なアクセ
スやデータの消失を防ぐことができ、フェール・セーフ
が実現される。
次に本発明に係わるシングルチップマイクロコンピュー
タの第２の実施例について、第１図及び第２図を用いて
説明する。
タの第２の実施例について、第１図及び第２図を用いて
説明する。
第１図および第２図は、各々本発明における第４
２の実施例のシソダルチッフマイクロコンピュタのブロ
ック図及び本発明における第２の実施例のシングルチッ
ソマイクロコンピュータのテスト回路のブロック図であ
る。
ック図及び本発明における第２の実施例のシングルチッ
ソマイクロコンピュータのテスト回路のブロック図であ
る。
この第１図及び第２図のブロック図は第１の実施例にお
けるブロック図と同一のものであり、本実施例は第一の
実施例とテスト回路内の暗号回路の構成及び動作におい
てのみ異なる。
けるブロック図と同一のものであり、本実施例は第一の
実施例とテスト回路内の暗号回路の構成及び動作におい
てのみ異なる。
従って、以下暗号回路の構成及び動作についてのみ述べ
る。
る。
本実施例に係わるシングルチップマイクロコンピュータ
におけるテスト回路内の暗号回路５０は、第１の実施例
に係わる暗号回路２１に対して、入力データのビットＯ
とビット７を入替える操作に加え、各ビットを反転する
動作を加えたものである。反転動作を加えることにより
、変換動作が複雑化するため第三者がテストモードを許
可する入力データを容易に見出す可能性はより小さくな
る。
におけるテスト回路内の暗号回路５０は、第１の実施例
に係わる暗号回路２１に対して、入力データのビットＯ
とビット７を入替える操作に加え、各ビットを反転する
動作を加えたものである。反転動作を加えることにより
、変換動作が複雑化するため第三者がテストモードを許
可する入力データを容易に見出す可能性はより小さくな
る。
さらに、ビット間の入替え操作を複雑化することにより
、変換動作をより複雑化可能であり、より安全なシステ
ムを構成可能である。
、変換動作をより複雑化可能であり、より安全なシステ
ムを構成可能である。
以上説明したように本発明においては、従来データメモ
リとして使用しているＰＲＯＭメモリ中のシークレット
・ゾーンにパスワードを格納し、外部から入力したデー
タの変換値と上記パスワードが一致した場合のみテスト
モードを許可するテスト回路を付加することにより、従
来シークレット・ゾーンへのデータアクセスをテストモ
ードにて自由に行なっていた時に生じる不当なデータア
クセスを禁止しセキュリティ性をより高める効果がある
。
リとして使用しているＰＲＯＭメモリ中のシークレット
・ゾーンにパスワードを格納し、外部から入力したデー
タの変換値と上記パスワードが一致した場合のみテスト
モードを許可するテスト回路を付加することにより、従
来シークレット・ゾーンへのデータアクセスをテストモ
ードにて自由に行なっていた時に生じる不当なデータア
クセスを禁止しセキュリティ性をより高める効果がある
。
第１図は本発明の第１及び第２の実施例におけるシング
ルチッソマイクロコンピュータのブロック図、第２図は
第１図における第１の実施例のテスト回路のブロック図
、第３図は第２図におけるテスト回路内カウンタのブロ
ック図、第４図は第２図におけるテスト回路内暗号回路
のブＧ＋ツク図、第５図は、第２図におけるテスト回路
内暗号回路のブロック図、第６図は、第２図におけるテ
スト回路の動作タイミング、第７図は、従来のシングル
チッソマイクロコンピュータのブロック図である。 １・・・・・・シングルチッソマイクロコンピュータ、
２・・・・・・ＣＰＵ、３・・・・・・メモリ部、４，
８・・・・・・内部バス、訃・・・・・ＰＲＯＭ、６・
・・・・・周辺部、７，３３・・・・・・インバータ、
９・・・・・・テスト信号、１０，１２゜１３．１５．
１９・・・・・・外部端子、１１・・・・・・ＣＰＵク
ロック、１４・・・・・リセット信号、１６・・・・・
・テストモード信号、１７・・・・・・テスト回路、１
８・・・・・・信号線、２０・・・・・・シフトレジス
タ、２１・・・・・・暗号回路、２２・・・・・・比較
回路、２３・・・・・・パスワード、２４・・・・・・
カウンタ、２６，３１．３２・・・・・・ＡＮＤゲート
、２８・・・・・・シフト許可信号、３０・・・・・・
カウンタ、２１．５１・・・・・・暗号回路。
ルチッソマイクロコンピュータのブロック図、第２図は
第１図における第１の実施例のテスト回路のブロック図
、第３図は第２図におけるテスト回路内カウンタのブロ
ック図、第４図は第２図におけるテスト回路内暗号回路
のブＧ＋ツク図、第５図は、第２図におけるテスト回路
内暗号回路のブロック図、第６図は、第２図におけるテ
スト回路の動作タイミング、第７図は、従来のシングル
チッソマイクロコンピュータのブロック図である。 １・・・・・・シングルチッソマイクロコンピュータ、
２・・・・・・ＣＰＵ、３・・・・・・メモリ部、４，
８・・・・・・内部バス、訃・・・・・ＰＲＯＭ、６・
・・・・・周辺部、７，３３・・・・・・インバータ、
９・・・・・・テスト信号、１０，１２゜１３．１５．
１９・・・・・・外部端子、１１・・・・・・ＣＰＵク
ロック、１４・・・・・リセット信号、１６・・・・・
・テストモード信号、１７・・・・・・テスト回路、１
８・・・・・・信号線、２０・・・・・・シフトレジス
タ、２１・・・・・・暗号回路、２２・・・・・・比較
回路、２３・・・・・・パスワード、２４・・・・・・
カウンタ、２６，３１．３２・・・・・・ＡＮＤゲート
、２８・・・・・・シフト許可信号、３０・・・・・・
カウンタ、２１．５１・・・・・・暗号回路。
Claims (1)
- 中央処理装置、記憶部、周辺部及びＰＲＯＭを有し、前
記ＰＲＯＭに対しテスト機能を内蔵したシングルチップ
マイクロコンピュータにおいて、シフトレジスタ、カウ
ンタ、暗号回路及び比較回路から構成するテスト回路を
設け、前記ＰＲＯＭ中にパスワードを格納し、前記シフ
トレジスタに外部よりデータをシリアルに入力し、前記
入力データを前記暗号回路により暗号化したデータが前
記パスワードに等しい場合のみ外部から前記ＰＲＯＭへ
のアクセスを可能とすることを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078130A JPH03278150A (ja) | 1990-03-27 | 1990-03-27 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078130A JPH03278150A (ja) | 1990-03-27 | 1990-03-27 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278150A true JPH03278150A (ja) | 1991-12-09 |
Family
ID=13653301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078130A Pending JPH03278150A (ja) | 1990-03-27 | 1990-03-27 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278150A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265867A (ja) * | 1992-03-23 | 1993-10-15 | Nec Corp | シングルチップマイクロコンピュータ |
| KR100320387B1 (ko) * | 1998-09-02 | 2002-04-22 | 김진찬 | 위성통신시스템용채널모뎀에서의데이터보안장치 |
| US7512852B2 (en) * | 2004-01-29 | 2009-03-31 | Stmicroelectronics S.A. | Protecting an integrated circuit test mode |
| JP2010103967A (ja) * | 2008-10-24 | 2010-05-06 | Feitian Technologies Co Ltd | Ｐｉｎコード入力の安全性を向上する知能型秘密鍵装置及びその方法 |
-
1990
- 1990-03-27 JP JP2078130A patent/JPH03278150A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265867A (ja) * | 1992-03-23 | 1993-10-15 | Nec Corp | シングルチップマイクロコンピュータ |
| KR100320387B1 (ko) * | 1998-09-02 | 2002-04-22 | 김진찬 | 위성통신시스템용채널모뎀에서의데이터보안장치 |
| US7512852B2 (en) * | 2004-01-29 | 2009-03-31 | Stmicroelectronics S.A. | Protecting an integrated circuit test mode |
| US7725786B2 (en) | 2004-01-29 | 2010-05-25 | Stmicroelectronics S.A. | Protecting an integrated circuit test mode |
| JP2010103967A (ja) * | 2008-10-24 | 2010-05-06 | Feitian Technologies Co Ltd | Ｐｉｎコード入力の安全性を向上する知能型秘密鍵装置及びその方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12056063B2 (en) | Refresh and access modes for memory | |
| JP3396043B2 (ja) | マイクロ回路 | |
| US7178039B2 (en) | Method and arrangement for the verification of NV fuses as well as a corresponding computer program product and a corresponding computer-readable storage medium | |
| JP3493047B2 (ja) | メモリー・カード | |
| JPS6270993A (ja) | デ−タを記憶し処理するための携帯可能なデ−タ担体 | |
| US9612977B2 (en) | Method and system for controlling access to embedded nonvolatile memories | |
| KR20010032465A (ko) | 위조 방지를 갖는 보안 메모리 | |
| JPS63127335A (ja) | 機密保護方式 | |
| US20020089890A1 (en) | Memory device and method for accessing a memory | |
| US7353403B2 (en) | Computer systems such as smart cards having memory architectures that can protect security information, and methods of using same | |
| UA74238C2 (uk) | Мікропроцесорна схема для носія даних і спосіб організації доступу до записаних у запам'ятовувачі даних | |
| US20050209716A1 (en) | Method and system for writing nv memories in a controller architecture, corresponding computer program product and computer-readable storage medium | |
| TW498284B (en) | Card memory apparatus | |
| KR20090072717A (ko) | 플래시메모리의 배드정보를 암호화키로 사용하는유에스비 디스크, 유에스비 연결장치 및 그 방법 | |
| JPS63293637A (ja) | デ−タ保護用マイコン | |
| US6735697B1 (en) | Circuit arrangement for electronic data processing | |
| JPH03278150A (ja) | マイクロコンピュータ | |
| CN211264341U (zh) | 一种防复制门禁卡 | |
| US11379580B1 (en) | Mixed storage of data fields | |
| JP2929696B2 (ja) | シングルチップマイクロコンピュータ | |
| US20030140236A1 (en) | Method and arrangement for preventing unauthorized execution of computer programs and a corresponding software product and a corresponding computer-legible storage medium | |
| JPH05265867A (ja) | シングルチップマイクロコンピュータ | |
| KR101160391B1 (ko) | 토큰 이용 가능한 컴퓨터 시스템을 평가하는 메카니즘 | |
| JP3205998B2 (ja) | シングルチップマイクロコンピュータ | |
| JPS63208145A (ja) | Ｉｃカ−ド |