JPH03289172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03289172A JPH03289172A JP2091915A JP9191590A JPH03289172A JP H03289172 A JPH03289172 A JP H03289172A JP 2091915 A JP2091915 A JP 2091915A JP 9191590 A JP9191590 A JP 9191590A JP H03289172 A JPH03289172 A JP H03289172A
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- Japan
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- forming
- layer
- silicon layer
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に高集積化に対応できる半導体装置の製
造方法に関するものである。
造方法に関するものである。
例えば、Ｐ型のシリコン基板を用いてＭＯ３構造の読み
出し専用メモリ装置を製造する場合について第２図に基
づいて説明する。
出し専用メモリ装置を製造する場合について第２図に基
づいて説明する。
まず、第２図（ａ）に示すように、Ｐ型のシリコン基板
１の主表面に素子分離用の二酸化ケイ素膜２■とゲート
酸化膜２２を形成した後にゲート電極とする多結晶シリ
コン膜２４を化学蒸着法により約４００ｎｍの厚さに形
成する。その後、多結晶シリコン膜２４の配線抵抗をさ
げるために、表面から燐を拡散させたのち、フォトレジ
スト２３でゲート電極配線を形成するためのパターンを
形成する。
１の主表面に素子分離用の二酸化ケイ素膜２■とゲート
酸化膜２２を形成した後にゲート電極とする多結晶シリ
コン膜２４を化学蒸着法により約４００ｎｍの厚さに形
成する。その後、多結晶シリコン膜２４の配線抵抗をさ
げるために、表面から燐を拡散させたのち、フォトレジ
スト２３でゲート電極配線を形成するためのパターンを
形成する。
つぎに、第２図（ｂ）に示すように、ドライエツチング
方法により多結晶シリコン膜２４をエツチングして、ゲ
ート電極配線パターン２５を形成する。
方法により多結晶シリコン膜２４をエツチングして、ゲ
ート電極配線パターン２５を形成する。
その後、イオン注入法によりヒ素を４０ＫｅＶで４×工
ＯＩＳ個／ ＣＩ ”程度注入し、９００°Ｃで３０分
間程度熱処理を加えてＮ型の拡散層２６（ソースおよび
ドレイン領域）を形成する。しかるのち、その表面に化
学蒸着法により二酸化ケイ素膜２７を形成する。
ＯＩＳ個／ ＣＩ ”程度注入し、９００°Ｃで３０分
間程度熱処理を加えてＮ型の拡散層２６（ソースおよび
ドレイン領域）を形成する。しかるのち、その表面に化
学蒸着法により二酸化ケイ素膜２７を形成する。
そして、第２図（Ｃ）に示すように、二酸化ケイ素膜２
７に、フォトレジストによるパターン形成とエツチング
方法によりＮ型の拡散層２６と電極配線層２９とを接続
するための開口部２８を形成した後、スパッタ法により
アルミニウム膜を形成し、これを所定のパターンにエツ
チングして電極配線層２９を形成する。
７に、フォトレジストによるパターン形成とエツチング
方法によりＮ型の拡散層２６と電極配線層２９とを接続
するための開口部２８を形成した後、スパッタ法により
アルミニウム膜を形成し、これを所定のパターンにエツ
チングして電極配線層２９を形成する。
通常トランジスタの導通・非導通によって情報“１″・
０”に対応させるので、Ｎ型の拡散層２６と電極配線層
２９とのコンタクトが設けられた領域Ｃの部分のＭＯ３
型トランジスタを選択したときにデータ“１″とし、コ
ンタクトが設けられていない領域りの部分のＭＯ３型ト
ランジスタを選択したときにデータ″０″としている。
０”に対応させるので、Ｎ型の拡散層２６と電極配線層
２９とのコンタクトが設けられた領域Ｃの部分のＭＯ３
型トランジスタを選択したときにデータ“１″とし、コ
ンタクトが設けられていない領域りの部分のＭＯ３型ト
ランジスタを選択したときにデータ″０″としている。
従来の方法によれば、メモリセルとなる素子を平面的に
形成しているためメモリセルの占有面積が大きくなり、
高集積化および大容量化への対応が困難であるという問
題があった。
形成しているためメモリセルの占有面積が大きくなり、
高集積化および大容量化への対応が困難であるという問
題があった。
この発明の目的は、高集積化および大容量化への対応が
できる半導体装置の製造方法を提供することである。
できる半導体装置の製造方法を提供することである。
この発明の半導体装置の製造方法は、−導電型の半導体
基板の主表面に他の導電型の領域を形成する工程と、 半導体基板上に第１の絶縁膜を形成する工程と、第１の
絶縁膜に他の導電型の領域の表面が露出するように第１
の開口部を形成する工程と、第１の開口部に単結晶化し
たシリコン層を形成する工程と、 このシリコン層に不純物を注入して下層に他の導電型の
領域を形成し上層に−Ｓ電型の領域を形成する工程と、 半導体基板上に第２の絶縁膜を形成する工程と、第２の
絶縁膜にシリコン層の表面が露出するように第２の開口
部を形成する工程と、 半導体基板上に露出したシリコン層に接続する電極配線
層を形成する工程とを含む。
基板の主表面に他の導電型の領域を形成する工程と、 半導体基板上に第１の絶縁膜を形成する工程と、第１の
絶縁膜に他の導電型の領域の表面が露出するように第１
の開口部を形成する工程と、第１の開口部に単結晶化し
たシリコン層を形成する工程と、 このシリコン層に不純物を注入して下層に他の導電型の
領域を形成し上層に−Ｓ電型の領域を形成する工程と、 半導体基板上に第２の絶縁膜を形成する工程と、第２の
絶縁膜にシリコン層の表面が露出するように第２の開口
部を形成する工程と、 半導体基板上に露出したシリコン層に接続する電極配線
層を形成する工程とを含む。
この発明の構成によれば、−導電型の半導体基板に形成
された他の導電型の領域の表面上に、その表面と垂直方
向にダイオード素子が形成できるため、従来の方法に比
べてメモリセルの占有面積を大幅に減少することが可能
であり、高集積化および大容量化に対応できる半導体装
置の製造が可能となる。
された他の導電型の領域の表面上に、その表面と垂直方
向にダイオード素子が形成できるため、従来の方法に比
べてメモリセルの占有面積を大幅に減少することが可能
であり、高集積化および大容量化に対応できる半導体装
置の製造が可能となる。
この発明の一実施例として、読み出し専用メモリ装置を
製造する場合について第１図に基づいて説明する。
製造する場合について第１図に基づいて説明する。
まず、第１図（ａ）に示すように、Ｐ型のシリコン基板
１に所定のマスクパターンを用いてＮ型の拡散Ｎ２を形
成する。その後、化学蒸着法で二酸化ケイ素膜よりなる
第１の絶縁膜３を形成してから、フォトレジストによる
パターン形成とエツチング方法によりＮ型の拡散Ｎ２の
表面が露出するように、第１の絶縁膜３に第゛１の開口
部４を設けたのち、その表面に化学蒸着法により多結晶
シリコン層を形成してからレーザビーム法等の方法で加
熱することにより、少なくとも第１の開口部４に埋め込
まれた多結晶シリコン層を含む部分を単結晶化し、フォ
トレジストのパターン６を形成する。
１に所定のマスクパターンを用いてＮ型の拡散Ｎ２を形
成する。その後、化学蒸着法で二酸化ケイ素膜よりなる
第１の絶縁膜３を形成してから、フォトレジストによる
パターン形成とエツチング方法によりＮ型の拡散Ｎ２の
表面が露出するように、第１の絶縁膜３に第゛１の開口
部４を設けたのち、その表面に化学蒸着法により多結晶
シリコン層を形成してからレーザビーム法等の方法で加
熱することにより、少なくとも第１の開口部４に埋め込
まれた多結晶シリコン層を含む部分を単結晶化し、フォ
トレジストのパターン６を形成する。
５は単結晶化したシリコン層である。
つぎに、第１図（ｂ）に示すように、単結晶化したシリ
コン層５を所定のパターンにエツチング形成した後、フ
ォトレジストのパターン６を除去する。
コン層５を所定のパターンにエツチング形成した後、フ
ォトレジストのパターン６を除去する。
その後、イオン注入法により、第１の開口部４に埋め込
まれたシリコンＮ５にまず燐を１×１ＯＩＳ個／ ｅｌ
ｌ ”注入する。このときの加速電圧は、第１の開口部
４に埋め込まれたシリコン層５の膜厚に応して、Ｐ型の
シリコン基板１に形成されたＮ型の拡散層２側に燐が集
まるように設定する。つぎに、ホウ素またはホウ素を含
むイオン種を第１の開口部４に埋め込まれたシリコン層
５に３Ｘ１０ＩＳ個１０２注入する。このときの加速電
圧は、第１の開口部４に埋め込まれたシリコン層５の表
面にホウ素またはホウ素を含むイオン種が集まるように
設定する。その後、９００ ”Ｃで３０分間の熱処理を
行って、第１の開口部４に埋め込まれたシリコン層５に
燐によるＮ型の拡散層７とホウ素によるＰ型の拡散層８
を形成する。
まれたシリコンＮ５にまず燐を１×１ＯＩＳ個／ ｅｌ
ｌ ”注入する。このときの加速電圧は、第１の開口部
４に埋め込まれたシリコン層５の膜厚に応して、Ｐ型の
シリコン基板１に形成されたＮ型の拡散層２側に燐が集
まるように設定する。つぎに、ホウ素またはホウ素を含
むイオン種を第１の開口部４に埋め込まれたシリコン層
５に３Ｘ１０ＩＳ個１０２注入する。このときの加速電
圧は、第１の開口部４に埋め込まれたシリコン層５の表
面にホウ素またはホウ素を含むイオン種が集まるように
設定する。その後、９００ ”Ｃで３０分間の熱処理を
行って、第１の開口部４に埋め込まれたシリコン層５に
燐によるＮ型の拡散層７とホウ素によるＰ型の拡散層８
を形成する。
そして、第１図（Ｃ）に示すように、二酸化ケイ素膜よ
りなる第２の絶縁膜９を形成した後、Ｐ型の拡散層８と
電極配線層１１との接続のための第２の開口部１０を形
成する。その後、スパッタ法によりアルミニウム膜を形
成して所定のパターンにエツチングして電極配線層１１
を形成する。
りなる第２の絶縁膜９を形成した後、Ｐ型の拡散層８と
電極配線層１１との接続のための第２の開口部１０を形
成する。その後、スパッタ法によりアルミニウム膜を形
成して所定のパターンにエツチングして電極配線層１１
を形成する。
このように形成することで、下層のシリコン基板１に形
成されたＮ型の拡散層２と最上部に形成された電極配線
層１１との間の高さ方向に、Ｎ型の拡散Ｎ７およびＰ型
の拡散層８によりダイオード素子が形成できるため、Ｐ
型の拡散層８と電極配線１１１とのコンタクトが設けら
れた領域Ａの部分を選択したときにデータ“１″とし、
コンタクトが設けられていない領域Ｂの部分を選択した
ときにデータ“Ｏ″とすることができる。
成されたＮ型の拡散層２と最上部に形成された電極配線
層１１との間の高さ方向に、Ｎ型の拡散Ｎ７およびＰ型
の拡散層８によりダイオード素子が形成できるため、Ｐ
型の拡散層８と電極配線１１１とのコンタクトが設けら
れた領域Ａの部分を選択したときにデータ“１″とし、
コンタクトが設けられていない領域Ｂの部分を選択した
ときにデータ“Ｏ″とすることができる。
このように形成することで従来のように平面的でなく、
下層のシリコン基板１に形成されたＮ型の拡散層２と最
上部に形成された電極配線層１１との間の高さ方向にダ
イオード素子が形成できるため、従来の方法に比べてメ
モリセルの占有面積を大幅に減少することが可能であり
、高集積化および大容量化に対応できる半導体装置を提
供することができる。
下層のシリコン基板１に形成されたＮ型の拡散層２と最
上部に形成された電極配線層１１との間の高さ方向にダ
イオード素子が形成できるため、従来の方法に比べてメ
モリセルの占有面積を大幅に減少することが可能であり
、高集積化および大容量化に対応できる半導体装置を提
供することができる。
この実施例では、読み出し専用メモリ装置について説明
したが、これに限定されるものではなく、また使用する
半導体基板もＰ型でなくともよい。
したが、これに限定されるものではなく、また使用する
半導体基板もＰ型でなくともよい。
また、単結晶化したシリコン層５に注入する不純物も燐
とホウ素に限定されず１種もしくは複数種の組み合わせ
であってもよく、また、注入量も形成する素子の特性に
合わせて決定すればよい。さらに、使用する電極配線層
】１もアルミニウムに限定されるものではなく、アルミ
ニウム合金膜や高融点金属膜あるいはそれらのシリサイ
ド膜などでもよい。
とホウ素に限定されず１種もしくは複数種の組み合わせ
であってもよく、また、注入量も形成する素子の特性に
合わせて決定すればよい。さらに、使用する電極配線層
】１もアルミニウムに限定されるものではなく、アルミ
ニウム合金膜や高融点金属膜あるいはそれらのシリサイ
ド膜などでもよい。
また、単結晶化したシリコン層５を所定のパターンにエ
ツチング形成する場合に、フォトレジスト等のマスクパ
ターンを用いずに、ドライエツチングによるエッチバッ
ク法を用いてもよく、また多結晶シリコン層を所定のパ
ターンにエツチングしてからレーザビーム法等の方法で
単結晶化してもよい。また、多結晶シリコン層を単結晶
化するかわりに、単結晶シリコン層を形成してもよいこ
とは明らかである。
ツチング形成する場合に、フォトレジスト等のマスクパ
ターンを用いずに、ドライエツチングによるエッチバッ
ク法を用いてもよく、また多結晶シリコン層を所定のパ
ターンにエツチングしてからレーザビーム法等の方法で
単結晶化してもよい。また、多結晶シリコン層を単結晶
化するかわりに、単結晶シリコン層を形成してもよいこ
とは明らかである。
さらに使用する絶縁膜３．９は二酸化ケイ素膜でなく、
窒化ケイ素膜あるいは複数種の組み合わせでもよい。
窒化ケイ素膜あるいは複数種の組み合わせでもよい。
この発明の半導体装置の製造方法によれば、導電型の半
導体基板に形成された他の導電型の領域の表面上に、そ
の表面と垂直方向にダイオード素子が形成できるため、
従来の方法に比べてメモリセルの占有面積を大幅に減少
することが可能であり、高集積化および大容量化に対応
できる半導体装置を提供することができる。
導体基板に形成された他の導電型の領域の表面上に、そ
の表面と垂直方向にダイオード素子が形成できるため、
従来の方法に比べてメモリセルの占有面積を大幅に減少
することが可能であり、高集積化および大容量化に対応
できる半導体装置を提供することができる。
第１図はこの発明による半導体装置の一実施例の製造工
程を示した図、第２図は従来の方法による半導体装置の
製造工程を示した図である。 １・・・Ｐ型のシリコン基板、２，７・・・Ｎ型の拡散
層、３・・・第１の絶縁膜、４・・・第１の開口部、５
・・・単結晶化したシリコン層、８・・・Ｐ型の拡散層
、９・・・第２の絶縁膜、１０・・・第２の開口部、１
１・・・電極配線層 第１図 （ａ） １−・−Ｐをのシリフン基板 ４一番１の閉口部 （Ｃ）
程を示した図、第２図は従来の方法による半導体装置の
製造工程を示した図である。 １・・・Ｐ型のシリコン基板、２，７・・・Ｎ型の拡散
層、３・・・第１の絶縁膜、４・・・第１の開口部、５
・・・単結晶化したシリコン層、８・・・Ｐ型の拡散層
、９・・・第２の絶縁膜、１０・・・第２の開口部、１
１・・・電極配線層 第１図 （ａ） １−・−Ｐをのシリフン基板 ４一番１の閉口部 （Ｃ）
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板の主表面に他の導電型の領域を形
成する工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 この第１の絶縁膜に前記他の導電型の領域の表面が露出
するように第１の開口部を形成する工程と、 前記第１の開口部に単結晶化したシリコン層を形成する
工程と、 このシリコン層に不純物を注入して下層に他の導電型の
領域を形成し上層に一導電型の領域を形成する工程と、 前記半導体基板上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜に前記シリコン層の表面が露出するよ
うに第２の開口部を形成する工程と、前記半導体基板上
に前記露出したシリコン層に接続する電極配線層を形成
する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091915A JPH03289172A (ja) | 1990-04-05 | 1990-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091915A JPH03289172A (ja) | 1990-04-05 | 1990-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03289172A true JPH03289172A (ja) | 1991-12-19 |
Family
ID=14039882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091915A Pending JPH03289172A (ja) | 1990-04-05 | 1990-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03289172A (ja) |
-
1990
- 1990-04-05 JP JP2091915A patent/JPH03289172A/ja active Pending
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