JPH0349490A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は映像信号処理回路に関し、特にビデオデッキお
よびレーザ・デスクプレーヤ等の特殊再生に対応する映
像信号処理回路に関する。

〔従来の技術〕

従来、この種の映像信号処理回路は、同期分離回路によ
り映像信号から垂直同期信号を分離し、垂直同期に同期
させて映像信号を処理しており、ビデオデッキにおいて
は１フィールドごとに、レーザ・ディスクプレーヤにお
いては２フィールドごとに、それぞれサーボ系を用いて
制御が行われて、所定の映像信号が取出されているのが
一般である。

具体的には、ビデオデッキのスチールは、同じフィール
ドを続けて読出し、レーザ・ディスクプレーヤのスチー
ルは、同じ周回（２フィールド）の映像信号を続けて読
出す方法が行われており、また、レーザ・ディスクプレ
ーヤのストロボ再生においては、同じ周回を数回読出し
、数周飛ばして数回同じ周回を読出すことを繰返して映
像信号を生成する方法も行われている。更に、その他の
技術としては、フィールド・メモリを使用して、垂直同
期に同期したりード／ライト・セット信号をフィールド
・メモリに入力することにより、スチールおよびストロ
ボ等の映像信号を生成する方法も利用されている。

〔発明が解決しようとする課題〕

上述した従来の映像信号処理回路は、サーボ系の制御に
よるスチール・ストロボ等の映像信号処理においては、
サーボ系におけるジッタが生じ、また、レーザ・ディス
クプレーヤにおいては、２フィールドが２フレームにま
たがり、二重像がｔじるという欠点がある。

また、第５図に示されるのは、１フレーム画像の走査線
を表わしている図であるが、１フレーム画像は、走査線
が１本おきに奇数フィールドと偶数フィールドに分割さ
れて、奇数フィールド、偶数フィールドの順に出力され
る。フィールド・メモリを使用する方法は、同じフィー
ルドの２度書きになり、１フレーム画像に比較して、垂
直解像度が１／２に劣化するという欠点がある。

〔課題を解決するための手段〕

本発明の映像信号処理回路は、映像信号から水平同期信
号と垂直同期信号とを分離して出力する同斯分離手段と
、前記水平同期信号に位相同期したシステムークロック
を発生する位相同期手段と、前記水平同期信号ならびに
垂直同期信号と、前記システム・クロックとを入力して
、前記映像信号における奇数フィールドと偶数フィール
ドとを判別し、所定の奇数フィールド・バル又を出力す
るフィーｌレド判別手段と、前記水平同期信号ならびに
垂直同期信号と、前記システム・クロックと、前記奇数
フィールド・パルスとを入力するとともに、外部から、
所定のスチールＯＮ／ＯＦＦ信号または所定のストロボ
ＯＮ／ＯＦＦ信号およびカウンターセット・データを入
力して、前記映像信号に対応する奇数フィールドの垂直
同期信号に同期したリード・リセット・パルスまたはラ
イト・リセット・パルスを出力する手段と、前記リード
・リセットーパルス、ライト・リセット・パルスおよび
システム・クロック等を含む制御信号を介して、順次、
前記映像信号をｌフレーム分格納し１フレームの時間遅
れにて出力するフレームーメモリ手段と、を備えて構成
される。

〔実施例〕

次に、本発明について図画を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、サ−ボ系５に対応して、フ
レームーメモリ｛と、コントローラ２と、同期分離回路
３と、フィールド判別回路４と、を備えて構成される。

また、上記のコントローラ２は、第２図に当該詳細ブロ
ック図が示されるように、位相比較器６、電圧ｉＩ１１
：ｎ発振器７および分周器８を含む位相同期ループつと
，Ｄフリップ７ロップｔｏ，ｔｔおよびＡＮＤ回路１２
を含む一発パルス発生回路ｌ３と、Ｄフリップフロップ
１４．１５およびＡＮＤ回路ｌ６を含む一発パルス発生
回路ｌ７と，Ｄフリップフロップ１９．２０およびＡＮ
Ｄ回路２１を含む一発パルス発生回路２２と、Ｄフリッ
プ７ロップ１８と、５２５カウンタ２３と、ＡＮＤ回路
２４、２５、インバータ２６およびＯＲ回路２７を含む
セレクタ２８と、を備えて構或される。

第１図において、フレーム・メモリｌは、ファーストイ
ン・ファーストアウト、リード／ライト・アドレスのリ
セット機能を有する映像用フレーム・メモリで、端子７
ｌから人力される映像信号１０１は、コントローラ２か
ら入力される制御信号１０５／１０６／１０７を介して
、このフレーム・メモリ１に格納され、所望の映像信号
１１０として端子７３を経由して出力される。コントロ
ーラ２からフレーム・メモリ１に送られる前記制御信号
は、それぞれリードーアドレスのリセットを行うリード
〜リセット・バルス１０５　．ライト・アドレスのリセ
ットを行うライト・リセット・パルス１０６およびシス
テム・クロック１０７の三種類である．コントローラ２
に対しては，端子７２からはスチールＯＮ／ＯＦＦバル
ス１０２　、同期分離回路３からは水平同期信号１０３
および垂直同期信号ｔＯａ　、フィールド判別回路４か
らは奇数フィールド・バルス１０９がそれぞれ入力され
、上述の三種類の制御信号１０５／１０６／１０７がフ
レーム・メモリ１に出力されるとともに、システム・パ
ルス１０７が出力されてフィールド判別回路４に入力さ
れ、ライト・リセット・バルスｌ０６、システム・クロ
ックｌ０７、およびスチールＯＮ／ＯＦＦ信号１０８が
出力されて、共にサーボ系５に入力される。

同期分離回路３においては、端子７ｌから入力される映
像信号１０１からの同期信号分離が行われ、水平同期信
号１０３および垂直同期信号１０４が生成されて、それ
ぞれコントローラ２およびフィールド判別回路４に送ら
れる。また，フィールド判別回路４においては、同期分
離回路３から入力される水平同期信号１０３および垂直
同期信号１０４と、コントローラ２から入力されるシス
テム・クロックｌ０７との各入力に対応して、奇数フィ
ールドと偶数フィールドとの判別が行われ、奇数フィー
ルドの場合には、コントローラ２に対して奇数フィール
ド・バルス１０９が出力される。

サーボ系５は、レーザ・デスクプレーヤ、もしくはビデ
オデッキに含まれているサーボ系を示しており，コント
ローラ２から入力されるスチールＯＮ／ＯＦＦ信号１０
８がＯＮの時に、ライト・リセット・バルス１０６が入
力されると、ｌフレーム分移動して静止の状態となり、
スチールＯＮ／ＯＦＦ信号１０８がＯＦＦの状態になる
と、再度、再生状態に復帰される。

第２図は、上述のように、第ｔ図に示されるコントロー
ラ２の内部を示す詳細ブロック図であるが、位相同期ル
ープ９においては、端子７７から入力される水平同期信
号１０３と、分周器８から出力される電圧制御発振器７
の発振出力（システムークロックｌ０７）の分周信号と
の位相差分が検出され、周波数制御信号として電圧制御
発振器７に入力される。電圧制御発振器７の発振周波数
は、前記周波数制御信号により制御され、その発振出力
はシステム・クロック１０７として出力されるとともに
、一発パルス発生回路ｌ３およびｌ７に含まれる各Ｄフ
リップフロップのそれぞれに送出される。

なお、本実施例においては、分周器８の出力周波数は１
５．７５ｋＨ　ｚである． 一発パルス発生器１３においては、端子７７から水平同
期信号１０３が人力されると、システムークロック１０
７の１周期分だけ出力がハイーレベルとなり、５２５カ
ウンタ２３に送出される．また、一発パルス発生器ｌ７
においては、端子７４．７５より入力される垂直同期信
号１０４および奇数７ィールド・バルス１０９の入力に
対応して、ＡＮＤ回路２９の出力がハイ・レベルになる
と、システム・クロック１０７の１周期分だけ出力がハ
イ・レベルとなり、このハイ・レベル出力は５２５カウ
ンタ２３に入力されるとともに、一発パルス発生回路２
２にも送られる。

一方、Ｄフリップフロップｌ８においては、端子７２か
らスチールＯＮ／ＯＦＦバルス１０２が入力されると、
トルグ状にスチルＯＮ／ＯＦＦ信号ｔｏｇがハイ（ＯＮ
〉およびロー（ＯＦＦ）の何れかに切替えられて出力さ
れる。スチルＯＮ／ＯＦＦ信号１０８がハイ　（ＯＮ）
の時には，一発パルス発生回路２２の出力は、１回分だ
けハイ・レベルにて出力される。この場合、５２５カウ
ンタ２３においては、一発パルス発生回路ｌ３の出力が
５２５　（　１フレーム〉までカウントされ、一発パル
ス発生回路ｌ７の出力により強制的にリセットされて、
リード・リセットーバルス１０５が出力され、セレクタ
２８に送られる． セレクタ２８においては、スチールＯＮ／ＯＦＦ信号１
０８がロー（　ＯＦＦ）の時には、リード・リセット・
バルス１０５が選択されて出力され、ライト・リセット
・パルス１０６として端子７８を経由して出力される。

スチールＯＮ／ＯＦＦ信号１０８がハイ（ＯＮ）の時に
は、一発パルス発生回路２２の出力が選択され、同様に
して出力される。すなわち、始めの奇数フィールドの垂
直同期信号１０４により、一度パルスが出力された後に
おいてはロー・レベルが出力される。

コントローラ２から出力されるｍｍ信号、すなわちリー
ド・リセット・バルスｌ０５、ライト・リセット・バル
ス１０６およびシステム・クロック１０７により、フレ
ーム・メモリ１から出力される映像信号１１０は、スチ
ール０１１１／ＯＦＦ信号ｌＯ８がＯＦＦの時には、映
像信号１０１の１フレームの時間遅れの映像信号として
出力される。また、スチールＯＮ／ＯＦＦ信号１０８が
ＯＮの時には、スチールＯＮ／ＯＦＦ信号１０８がＯＮ
になった時点における映像信号の始めのフレームの映像
信号がフレーム・メモリｌに格納され、この映像信号を
繰返し読出すことにより、垂直解像度を劣化させること
なく、ジッダおよび２重像等を防止した状態で静止画の
再生を行うことができる。

第３図は、本発明の第２の実施例のブロック図である。

第３図に示されるように、本実施例は、フレーム・メモ
リ１と、同期分離回路３と、コントローラ３０と、フィ
ールド判定回路４と、を備えて椹或される。本実施例の
第ｌの実施例との相違点は、コントローラ３０に対する
人力信号として、スチールＯＮ／ＯＦＦパルスの代りに
、ストロボＯＮ／ＯＦＦパルス１１４およびカウンタ・
セット・データ１１５が考慮されていることである、 コントローラ３０においては、上述したストロボＯＮ／
ＯＦＦパルス１１４およびカウンタ・セット・データ１
１５と、同期分離回路３から塔られてくる水平同期信号
１０３および垂直同期信号１０４と、フィールド判別回
路４から出力される奇数フィールド・パルス１０９とを
入力して、リード・ライト・リセットバルス１１１　、
ライト・リセットーバルス１１２およびシステム・クロ
ック１１３を出力し、フレーム・メモリｌに送出すると
ともに、システム・クロック１１３をフィールド判別回
路４に送る。端子８ｌからフレーム・メモリ１に人力さ
れる映像信号１０１は、第１の実施例の場合と同様に、
垂直解像度を劣化させることなく、ジッタおよび２重像
等を防止した静止画に対応する映像信号１１０と　して
、端子８４を介して出力される。

第４図に示されるのは、本実施例におけるコントローラ
３０の詳細ブロック図である。第４図に示されるように
、コントローラ３０は、位相比較器３１，電圧制御発振
器３２および分周器３３を含む位相同期ループ３４と、
Ｄフリップフロップ３５．３５およびＡＮＤ回路３７を
含む一発パルス発生回路３８と、Ｄフリップフロップ３
９．４０およびＡＮＤ回路４ｌを含む一発パルス発生回
路４２と、Ｄフリップフロップ４３．４４およびＡＮＤ
回路４５を含む一発パルス発生回路４６と、ＡＮＤ回路
４７．４８　、インバータ４９およびＯＲ回路５０を含
むセレクタ５ｌと、Ｄフリップフロップ５２と、Ｄフリ
ップフロップ５３．５４．５５，５６、ＥＸＯＲ回路４
７．５ｇ，５９，６０　、Ａ　Ｎ　Ｄ回路６１を含むカ
ウンタ６２と、ＡＮＤ回路６３と、を備えて構成される
。

第４図において、位相同期ループ３４．一発バルス発生
回路３ｇ，４２　、セレクタ５１．ＡＮＤ回路６３およ
び５２５カウンタ６４等のそれぞれの動作については、
前述の第ｌの実施例の場合と同様である．端子８６から
入力される水平同期信号１０３の入力に対応して、位相
同期ループ３４から出力されるシステム・クロック１１
３は、一発パルス発生回路３８．４２に含まれるＤフリ
ップフロップ３５　，　３６　．　３９および４０等に
送られており、また、一発パルス発生回路３８において
は、システム・クロック■周期分に対応するハイ・レベ
ルが出力されて、セレクタ６４に送られる。また、端子
８４．８５から入力される垂直同期信号１０４および奇
数フィールド・パルス１０９に対応して、一発パルス発
生回路４２においては、ＡＮＤ回路６３の出力がハイ・
レベルになると、システム・クロック１１３のｌ周期分
だけ出力がハイ・レベルとなり、このハイ・レベル出力
は５２５カウンタ６４に入力されるとともに、一発パル
ス発生回路４６にも送られる。

カウンタ６２は、リセット付Ｄフリップ７ロップ５３，
５４．５５および５６と、ＥＸＯＲ回路５７．５８．５
９および６０と、ＡＮＤ回路６ｌを備えて構成されるｌ
６進のカウンタで、５２５ライン・カウンタ６４から送
られてくるリード・リセット・バルス１１１の出力回数
が計数され、その計数回数が、端子８３から入力される
カウンタ・セット・データ１１５と一致するとリセット
され、一発パルス発生回路４６に含まれるフリップフロ
ップ４３．４４のＲ端子に当該リセット信号が送られる
． Ｄフリップフロ・ソプ５２においては、端子８２からス
トロボＯＮ／ＯＦＦパルス１１４が入力されるたびにレ
ベルが反転するレベル信号が出力され、一発パルス発生
回路４６およびセレクタ５ｌに送られる。一発パルス発
生回路４６においては、カウンタ６２から送られてくる
前記リセット信号が入力されるたびに、Ｄフリップフロ
ップ５２の出力がハイーレベルである場合には、■パル
ス分のハイ・レベルが出力されて、セレクタ５ｌに送ら
れる。従って、セレクタ５ｌから出力されるライト・リ
セット・パルス１１２としては、ストロボＯＮ／ＯＦＦ
信号１１４がＯＦＦの場合には、リード・リセット・パ
ルス１１１が選択されて出力され、また、ストロボＯＮ
／ＯＦＦ信号１１４がＯＮの場合には、奇数フィールド
の垂直同期信号に同期して、リード・リセット・バルス
ｌｌｌがカウンタ・セット・データ１１５の回数分出力
されるたびに、ライト・リセット・バルス１１２が出力
される。

上記のコントローラ３０から出力されるコントロール信
号、すなわちリード・リセット・パルスＵｔ，ライト・
リセット・パルス１１２およびシステム・クロック１１
３により、フレーム・メモリ１においては、フレーム・
メモリｌから出力される映像信号１１０は、ストロボＯ
Ｎ／ＯＦＦ信腎１１４がＯＦＦの時には、映像信号ｌＯ
ｌのＩフレームの時間遅れの映像信号として出力される
。また、ストロボＯＮ／ＯＦＦ信号１１４がＯＮの時に
は、リード・リセット・バルス１１１をカウンタ・セッ
ト・データ１１５の数だけ計数することにより、ライト
・リセット・パルス１１２がフレームーメモリ１に入力
されて、定の周期にて静止画を切替えるストロボ再生の
映像信号として出力される。

〔発明の効果〕

以上、詳細に説明したように、本発明は、映像信号に対
応してフィールド判別を行い、奇数フィールドの垂直同
期信号に同期させてフレーム・メモリおよびサーボ系を
コントロールすることにより、フレーム単位にて映像信
号処理を行うことが可能となり、垂直解像度を劣化させ
ることなしに、ジッタならびに２重像の発生を防止し得
る映像信号処理手段を提供することができるという効果
がある．

【図面の簡単な説明】 第１図は、本発明の第１の実施例のブロック図、第２図
は、前記第１の実施例に含まれるコントローラのブロッ
ク図、第３図は、本発明の第２の実施例のブロック図、
第４図は、前記第２の実施例に含まれるコントローラの
ブロック図、第５図は、１フレーム画像における走査線
の軌跡図である。 図において、ｌ・・・−・・フレーム・メモリ、２．３
０・・・・・・コントローラ、３・一・・一同期分離回
路、４・・−・・・フィールド判別回路、５・・−・−
・サーボ系、６，３ｌ・一・・一位相比較器、７，３２
・・・・・・電圧制御発振回路、８，３３・・・・・・
分周器、９，３４・・・・・・位相同期ループ、１０．
１１，１４，１５．１８〜２０，３５，３６，３９．４
０．４３．４４．５２〜５６・一・・・Ｄフリップ７口
・ソプ、１２，１６，２１，２４．２５．２９．３７，
４１，４５，４７．４ｇ．６１．６３・・−・・−ＡＮ
Ｄ回路、１３．１７，２２．３ｇ，４２．４６・−・・
・−一発パルス発生回路、２３　．　６４・・−　・・
・５２５カウンタ、２６．４９−・・・・インバータ、
２７．５０・・・・・・ＯＲ回路、２８．５１・・−・
−・セレクタ、５７〜６０・・・・・・ＥＸＯＲ回路．

Claims (1)

1. 【特許請求の範囲】 　映像信号から水平同期信号と垂直同期信号とを分離し
   て出力する同期分離手段と、 前記水平同期信号に位相同期したシステム・クロックを
   発生する位相同期手段と、 前記水平同期信号ならびに垂直同期信号と、前記システ
   ム・クロックとを入力して、前記映像信号における奇数
   フィールドと偶数フィールドとを判別し、所定の奇数フ
   ィールド・パルスを出力するフィールド判別手段と、 前記水平同期信号ならびに垂直同期信号と、前記システ
   ム・クロックと、前記奇数フィールド・パルスとを入力
   するとともに、外部から、所定のスチールＯＮ／ＯＦＦ
   信号または所定のストロボＯＮ／ＯＦＦ信号およびカウ
   ンタ・セット・データを入力して、前記映像信号に対応
   する奇数フィールドの垂直同期信号に同期したリード・
   リセット・パルスまたはライト・リセット・パルスを出
   力する手段と、 前記リード・リセット・パルス、ライト・リセット・パ
   ルスおよびシステム・クロック等を含む制御信号を介し
   て、順次、前記映像信号を１フレーム分格納し１フレー
   ムの時間遅れにて出力するフレーム・メモリ手段と、を
   備えることを特徴とする映像信号処理回路。