JPH0369180B2 - - Google Patents
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- Publication number
- JPH0369180B2 JPH0369180B2 JP60123172A JP12317285A JPH0369180B2 JP H0369180 B2 JPH0369180 B2 JP H0369180B2 JP 60123172 A JP60123172 A JP 60123172A JP 12317285 A JP12317285 A JP 12317285A JP H0369180 B2 JPH0369180 B2 JP H0369180B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- cmos
- diffusion layer
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、一つの半導体基板上にバイポーラト
ランジスタとCMOSを共存させた半導体装置に
関する。
ランジスタとCMOSを共存させた半導体装置に
関する。
一つの半導体基板上にバイポーラトランジスタ
とCMOSを共存させる場合、従来は第２図の流
れ図に示す様に、ｐ型Si基板１上の一部にｎ・埋
込層２を設け(A)、次いで基板１上にn-層３をエ
ピタキシヤル成長させ、n-層３の表面よりｐ基
板１に到達するｐアイソレーシヨン拡散層４を設
け、各々のバイポーラトランジスタをpn接合に
より電気的に絶縁し、ｎチヤネルMOSFET部に
おいてはイオン打込によりp-ウエル層５を設け
(B)、さらにバイポーラ部においてはコレクタ直列
抵抗を減少させるために、n+埋込層２に到達す
るn+カラー拡散層６を設け、p+ベース拡散層７、
n+エミツタ拡散層８を設ける一方、CMOS部に
おいてはp-ウエル層５の領域中にn+ソース／ド
レイン拡散層９、他の部分にp+ソース／ドレイ
ン拡散層１０を設け(C)、つづいてn+エミツタ層
８、p+ベース層７、n+カラー層６にそれぞれエ
ミツタ電極１１、ベース電極１２、コレクタ電極
１３を設け、CMOS部のソース／ドレイン間の
表面に絶縁膜１５を介してゲート１４を設けると
ともに、ソース／ドレイン９，１０にそれぞれソ
ース／ドレイン電極１６を設けることにより、バ
イポーラトランジスタ２１、ｎチヤネル
MOSFET２２、ｐチヤネルMOSFET２３より
なるバイポーラ・CMOS半導体装置が構成され
る。しかしながら、この様な構造では、ｎチヤネ
ルMOSFET部２２においては、p-ウエル層５―
n-エピタキシヤル層３―ｐ基板１により、また
ｐチヤネルMOSFET部２３においては、p+ソー
ス／ドレイン層１０―n-エピタキシヤル層３―
ｐ基板１によりそれぞれ寄生pnpトランジスタを
構成してしまい、しかもベースに相当するn-エ
ピタキシヤル層３は耐圧を維持するため低い不純
物濃度を有するため、寄生pnpトランジスタのhFE
が大きく、ラツチアツプが生じてしまうという欠
点があつた。
とCMOSを共存させる場合、従来は第２図の流
れ図に示す様に、ｐ型Si基板１上の一部にｎ・埋
込層２を設け(A)、次いで基板１上にn-層３をエ
ピタキシヤル成長させ、n-層３の表面よりｐ基
板１に到達するｐアイソレーシヨン拡散層４を設
け、各々のバイポーラトランジスタをpn接合に
より電気的に絶縁し、ｎチヤネルMOSFET部に
おいてはイオン打込によりp-ウエル層５を設け
(B)、さらにバイポーラ部においてはコレクタ直列
抵抗を減少させるために、n+埋込層２に到達す
るn+カラー拡散層６を設け、p+ベース拡散層７、
n+エミツタ拡散層８を設ける一方、CMOS部に
おいてはp-ウエル層５の領域中にn+ソース／ド
レイン拡散層９、他の部分にp+ソース／ドレイ
ン拡散層１０を設け(C)、つづいてn+エミツタ層
８、p+ベース層７、n+カラー層６にそれぞれエ
ミツタ電極１１、ベース電極１２、コレクタ電極
１３を設け、CMOS部のソース／ドレイン間の
表面に絶縁膜１５を介してゲート１４を設けると
ともに、ソース／ドレイン９，１０にそれぞれソ
ース／ドレイン電極１６を設けることにより、バ
イポーラトランジスタ２１、ｎチヤネル
MOSFET２２、ｐチヤネルMOSFET２３より
なるバイポーラ・CMOS半導体装置が構成され
る。しかしながら、この様な構造では、ｎチヤネ
ルMOSFET部２２においては、p-ウエル層５―
n-エピタキシヤル層３―ｐ基板１により、また
ｐチヤネルMOSFET部２３においては、p+ソー
ス／ドレイン層１０―n-エピタキシヤル層３―
ｐ基板１によりそれぞれ寄生pnpトランジスタを
構成してしまい、しかもベースに相当するn-エ
ピタキシヤル層３は耐圧を維持するため低い不純
物濃度を有するため、寄生pnpトランジスタのhFE
が大きく、ラツチアツプが生じてしまうという欠
点があつた。
本発明は、上述の欠点を除いてCMOS部の寄
生バイポーラトランジスタによるラツチアツプを
防止でき、しかもこれにより製造の際の工程数を
増す必要のないバイポーラ・CMOS半導体装置
を提供することを目的とする。
生バイポーラトランジスタによるラツチアツプを
防止でき、しかもこれにより製造の際の工程数を
増す必要のないバイポーラ・CMOS半導体装置
を提供することを目的とする。
本発明は、CMOSと共存するバイポーラトラ
ンジスタが第一導電型の半導体基板上に第二導電
型のエピタキシヤル層と前記基板との間の埋込拡
散層および該埋込拡散層と前記エピタキシヤル層
表面との間を連結するカラー層からなるコレクタ
と、エピタキシヤル層内に形成された第一導電型
のベースと、該ベース層内に形成された第二導電
型のエミツタとからなる半導体装置のバイポーラ
トランジスタの前記埋込拡散層と同一工程で形成
される第二導電型の第二の埋込拡散層をそれぞれ
に備える前記CMOSの各Ｐチヤンネルトランジ
スタおよびｎチヤンネルトランジスタと、前記ｐ
チヤンネルトランジスタはバイポーラトランジス
タの前記カラー層と同一工程で形成されるととも
に前記第二の埋込拡散層と前記エピタキシヤル層
表面との間を連結する第二導電型のチヤンネルス
トツパ層を、また前記ｎチヤンネルトランジスタ
は第一導電型のウエル層の外側近傍に、前記カラ
ー層と同一工程で形成されるとともに前記第二の
埋込拡散層と前記エピタキシヤル層表面との間を
連結する前記第二導電型のチヤンネルストツパ層
をそれぞれ有することにより上記の目的を達成す
る。
ンジスタが第一導電型の半導体基板上に第二導電
型のエピタキシヤル層と前記基板との間の埋込拡
散層および該埋込拡散層と前記エピタキシヤル層
表面との間を連結するカラー層からなるコレクタ
と、エピタキシヤル層内に形成された第一導電型
のベースと、該ベース層内に形成された第二導電
型のエミツタとからなる半導体装置のバイポーラ
トランジスタの前記埋込拡散層と同一工程で形成
される第二導電型の第二の埋込拡散層をそれぞれ
に備える前記CMOSの各Ｐチヤンネルトランジ
スタおよびｎチヤンネルトランジスタと、前記ｐ
チヤンネルトランジスタはバイポーラトランジス
タの前記カラー層と同一工程で形成されるととも
に前記第二の埋込拡散層と前記エピタキシヤル層
表面との間を連結する第二導電型のチヤンネルス
トツパ層を、また前記ｎチヤンネルトランジスタ
は第一導電型のウエル層の外側近傍に、前記カラ
ー層と同一工程で形成されるとともに前記第二の
埋込拡散層と前記エピタキシヤル層表面との間を
連結する前記第二導電型のチヤンネルストツパ層
をそれぞれ有することにより上記の目的を達成す
る。
本発明によるバイポーラ・CMOS半導体装置
の一実施例の製造工程を第１図に流れ図で示す。
第２図と共通の部分には同一の符号が付されてい
る。第１図Ａはｐ型Si基板１上の一部にバイポー
ラトランジスタ部、CMOSのｐチヤネル
MOSFET部およびｎチヤンネルMOSFET部の
それぞれ３個所のn+埋込層２を設ける工程、第
１図Ｂは基板１上にn-エピタキシヤル層３を成
長させ、p+拡散層４によりバイポーラ部と
CMOS部とを分離し、さらにｎチヤネル
MOSFET部においてはイオン打込によりp-ウエ
ル層５を設ける工程を示す。第１図Ｃは、バイポ
ーラ部にn+カラー拡散層６を設けると同工程で
CMOS部のn+埋込層２に到達するようにn+チヤ
ネルストツパ拡散層１７を設け、このときｎチヤ
ネルMOSFET部はp-ウエル層５の外側近傍にn+
チヤンネルストツパ拡散層を設けるようにする。
次いでｎチヤネルMOSFET部においてはp-ウエ
ル層５中にn+ソース／ドレイン拡散層９、ｐチ
ヤネルMOSFET部においてはエピタキシヤル層
３中にp+ソース／ドレイン拡散層１０を形成す
る工程を示す。さらに第１図Ｄにおけると同様に
npnトランジスタ２１のn+エミツタ層８、p+ベー
ス層７、n+カラー層６にそれぞれエミツタ電極
１１、ベース電極１２、コレクタ電極１３を設
け、CMOS部の各ソース、ドレイン間の絶縁膜
１５上にゲート電極１４を設けると共に、ソー
ス／ドレイン９，１０にそれぞれソース／ドレイ
ン電極１６を設けることによりバイポーラ・
CMOS半導体装置が構成される。このような製
造工程は第２図に示した従来のバイポーラ・
CMOS半導体装置の製造工程と同一の工程数で
実施できる。
の一実施例の製造工程を第１図に流れ図で示す。
第２図と共通の部分には同一の符号が付されてい
る。第１図Ａはｐ型Si基板１上の一部にバイポー
ラトランジスタ部、CMOSのｐチヤネル
MOSFET部およびｎチヤンネルMOSFET部の
それぞれ３個所のn+埋込層２を設ける工程、第
１図Ｂは基板１上にn-エピタキシヤル層３を成
長させ、p+拡散層４によりバイポーラ部と
CMOS部とを分離し、さらにｎチヤネル
MOSFET部においてはイオン打込によりp-ウエ
ル層５を設ける工程を示す。第１図Ｃは、バイポ
ーラ部にn+カラー拡散層６を設けると同工程で
CMOS部のn+埋込層２に到達するようにn+チヤ
ネルストツパ拡散層１７を設け、このときｎチヤ
ネルMOSFET部はp-ウエル層５の外側近傍にn+
チヤンネルストツパ拡散層を設けるようにする。
次いでｎチヤネルMOSFET部においてはp-ウエ
ル層５中にn+ソース／ドレイン拡散層９、ｐチ
ヤネルMOSFET部においてはエピタキシヤル層
３中にp+ソース／ドレイン拡散層１０を形成す
る工程を示す。さらに第１図Ｄにおけると同様に
npnトランジスタ２１のn+エミツタ層８、p+ベー
ス層７、n+カラー層６にそれぞれエミツタ電極
１１、ベース電極１２、コレクタ電極１３を設
け、CMOS部の各ソース、ドレイン間の絶縁膜
１５上にゲート電極１４を設けると共に、ソー
ス／ドレイン９，１０にそれぞれソース／ドレイ
ン電極１６を設けることによりバイポーラ・
CMOS半導体装置が構成される。このような製
造工程は第２図に示した従来のバイポーラ・
CMOS半導体装置の製造工程と同一の工程数で
実施できる。
本発明によれば、バイポーラ・CMOS半導体
装置においてバイポーラ部の埋込層、カラー層と
同工程によつてCMOS部に埋込層およびチヤネ
ルストツパ層を設けることにより、CMOS部の
寄生バイポーラトランジスタのベース領域の囲む
領域の不純物濃度を高くし、これにより寄生トラ
ンジスタのhFEを低下させることができ、その結
果として工程数を増すことなくラツチアツプ防止
を行えるので得られる効果は極めて大きい。
装置においてバイポーラ部の埋込層、カラー層と
同工程によつてCMOS部に埋込層およびチヤネ
ルストツパ層を設けることにより、CMOS部の
寄生バイポーラトランジスタのベース領域の囲む
領域の不純物濃度を高くし、これにより寄生トラ
ンジスタのhFEを低下させることができ、その結
果として工程数を増すことなくラツチアツプ防止
を行えるので得られる効果は極めて大きい。
第１図は本発明の一実施例の製造工程を順に示
す断面図、第２図は従来例の製造工程を示す断面
図である。 １：ｐ型Si基板、２：n+埋込層、３：n-エピ
タキシヤル層、４：ｐアイソレーシヨン層、５：
p-ウエル層、６：n+カラー層、７：p+ベース層、
８：n+エミツタ層、９：n+ソース／ドレイン層、
１０：p+ソース／ドレイン層、１７：n+チヤネ
ルストツパ層。
す断面図、第２図は従来例の製造工程を示す断面
図である。 １：ｐ型Si基板、２：n+埋込層、３：n-エピ
タキシヤル層、４：ｐアイソレーシヨン層、５：
p-ウエル層、６：n+カラー層、７：p+ベース層、
８：n+エミツタ層、９：n+ソース／ドレイン層、
１０：p+ソース／ドレイン層、１７：n+チヤネ
ルストツパ層。
Claims (1)
- １ CMOSと共存するバイポーラトランジスタ
が第一導電型の半導体基板上に第二導電型のエピ
タキシヤル層と前記基板との間の埋込拡散層およ
び該埋込拡散層と前記エピタキシヤル層表面との
間を連結するカラー層からなるコレクタと、エピ
タキシヤル層内に形成された第一導電型のベース
と、該ベース層内に形成された第二導電型のエミ
ツタとからなるものにおいて、バイポーラトラン
ジスタの前記埋込拡散層と同一工程で形成される
第二導電型の第二の埋込拡散層をそれぞれに備え
る前記CMOSの各ｐチヤンネルトランジスタお
よびｎチヤンネルトランジスタと、前記ｐチヤン
ネルトランジスタはバイポーラトランジスタの前
記カラー層と同一工程で形成されるとともに前記
第二の埋込拡散層と前記エピタキシヤル層表面と
の間を連結する第二導電型のチヤンネルストツパ
層を、また前記ｎチヤンネルトランジスタは第一
導電型のウエル層の外側近傍に、前記カラー層と
同一工程で形成されるとともに前記第二の埋込拡
散層と前記エピタキシヤル層表面との間を連結す
る前記第二導電型のチヤンネルストツパ層をそれ
ぞれ有することを特徴とするバイポーラ・
CMOS半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123172A JPS61281545A (ja) | 1985-06-06 | 1985-06-06 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123172A JPS61281545A (ja) | 1985-06-06 | 1985-06-06 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281545A JPS61281545A (ja) | 1986-12-11 |
| JPH0369180B2 true JPH0369180B2 (ja) | 1991-10-31 |
Family
ID=14853964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123172A Granted JPS61281545A (ja) | 1985-06-06 | 1985-06-06 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281545A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198374A (en) * | 1990-04-03 | 1993-03-30 | Oki Electric Industry Co., Ltd. | Method of making biCMOS integrated circuit with shallow N-wells |
| JPH03286562A (ja) * | 1990-04-03 | 1991-12-17 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100190008B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 장치의 정전하 보호 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59188162A (ja) * | 1983-11-29 | 1984-10-25 | Ricoh Co Ltd | 半導体集積回路装置 |
-
1985
- 1985-06-06 JP JP60123172A patent/JPS61281545A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61281545A (ja) | 1986-12-11 |
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