JPH0397374A - 離散コサイン変換・スカラ量子化変換回路 - Google Patents
離散コサイン変換・スカラ量子化変換回路Info
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- JPH0397374A JPH0397374A JP1232927A JP23292789A JPH0397374A JP H0397374 A JPH0397374 A JP H0397374A JP 1232927 A JP1232927 A JP 1232927A JP 23292789 A JP23292789 A JP 23292789A JP H0397374 A JPH0397374 A JP H0397374A
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- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000013139 quantization Methods 0.000 claims abstract description 34
- 238000004364 calculation method Methods 0.000 claims description 5
- 238000009825 accumulation Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 description 47
- 230000001186 cumulative effect Effects 0.000 description 15
- 230000002457 bidirectional effect Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば画像データの演算として特に離散コサ
イン変換とス，カラ量子化変換を行う離散コサイン変換
・スカラ量子化変換回路に関する。
イン変換とス，カラ量子化変換を行う離散コサイン変換
・スカラ量子化変換回路に関する。
大量な画像データを圧縮して伝送する際の前処理として
、離散コサイン変換とスカラ量子化変換が行われること
がある。従来、このような変換は、ＣＰＵ （中央処理
装置〉を用いてその演算処理によって行っていた。
、離散コサイン変換とスカラ量子化変換が行われること
がある。従来、このような変換は、ＣＰＵ （中央処理
装置〉を用いてその演算処理によって行っていた。
このように、従来では計算機にデータを入力してＣＰＵ
にプログラムを実行させ、離散コサイン変換とスカラ量
子化変換（ＤＣＴ−ＳＱ）の演算を行うようになってい
た。このため、それらの処一理に時間を要し、特に画像
データのようにデータ量の多いものについては処理が終
了するまでに相当長い時間が必要であるという問題があ
った。
にプログラムを実行させ、離散コサイン変換とスカラ量
子化変換（ＤＣＴ−ＳＱ）の演算を行うようになってい
た。このため、それらの処一理に時間を要し、特に画像
データのようにデータ量の多いものについては処理が終
了するまでに相当長い時間が必要であるという問題があ
った。
そこで本発明の。目的は、処理をより高速で行うことの
できる離散コサイン変換・スカラ量子化変換回路を提供
することにある。
できる離散コサイン変換・スカラ量子化変換回路を提供
することにある。
本発明では、（ｉ）離散コサイン変換のための係数を格
納した離散コサイン変換用リード・オンリ・メモリと、
（ｉｉ）スカラ量子化変換のための係数を格納したスカ
ラ量子化変換用リード・オンリ・メモリと、（ｉｉｉ）
これらのリード・オンリ・メモリからいずれかの係数を
人力し演算を行う累積乗算器と、（ｉｖ）演算のための
データを一時的に蓄えるバッファメモリとを離散コサイ
ン変換・スカラ量子化変換回路に具備，させる。
納した離散コサイン変換用リード・オンリ・メモリと、
（ｉｉ）スカラ量子化変換のための係数を格納したスカ
ラ量子化変換用リード・オンリ・メモリと、（ｉｉｉ）
これらのリード・オンリ・メモリからいずれかの係数を
人力し演算を行う累積乗算器と、（ｉｖ）演算のための
データを一時的に蓄えるバッファメモリとを離散コサイ
ン変換・スカラ量子化変換回路に具備，させる。
すなわち本発明では、これらのリード・オンリ・メモリ
に格納した係数を逐次読み出しながら累積乗算器で演算
を行う。そして、これらの回路素子を用いることで離散
コサイン変換とスカラ量子化変換を高速で処理可能とす
る。
に格納した係数を逐次読み出しながら累積乗算器で演算
を行う。そして、これらの回路素子を用いることで離散
コサイン変換とスカラ量子化変換を高速で処理可能とす
る。
以下、実施例につき本発明を詳細に説明する。
第１図は本発明の一実施例における離散コサイン変換・
スカラ量子化変換回路の構戒を表わしたものである。こ
の回路は、ビクセルデータ１０を人出力する第１の双方
向バッファ１１を備えている。この第１の双方向バッフ
ァ１１の出力するデータｌ２は、第１および第２のセレ
クタ１３、１４のそれぞれの入力端子の１つに供給され
るようになっている。これら第１および第２のセレクタ
１３、１４はそれぞれ３つの入力端子を備えており、こ
れらのうちの１つと選択的に接続されるようになってい
る。第１のセレクタ１３の選択したデータ１５は、第１
の先入れ先出しメモＩＪ（ＦＩＦ○メモリ）１６に入力
される。また、第２のセレクタ１４の選択したデータ１
６は、第２のＦＩＦ○メモリ１７に入力される。これら
第１および第２のＦＩＦ○メモリ１６、１７の出力する
データ１８、１９は、第３のセレクタ２１の２つの入力
端子にそれぞれ供給されるようになっている。
スカラ量子化変換回路の構戒を表わしたものである。こ
の回路は、ビクセルデータ１０を人出力する第１の双方
向バッファ１１を備えている。この第１の双方向バッフ
ァ１１の出力するデータｌ２は、第１および第２のセレ
クタ１３、１４のそれぞれの入力端子の１つに供給され
るようになっている。これら第１および第２のセレクタ
１３、１４はそれぞれ３つの入力端子を備えており、こ
れらのうちの１つと選択的に接続されるようになってい
る。第１のセレクタ１３の選択したデータ１５は、第１
の先入れ先出しメモＩＪ（ＦＩＦ○メモリ）１６に入力
される。また、第２のセレクタ１４の選択したデータ１
６は、第２のＦＩＦ○メモリ１７に入力される。これら
第１および第２のＦＩＦ○メモリ１６、１７の出力する
データ１８、１９は、第３のセレクタ２１の２つの入力
端子にそれぞれ供給されるようになっている。
第３のセレクタ２１の出力したデータ２２は、累積乗算
器２３のＹ入力端子と第４のセレクタ２５の一方の入力
端子に供給されるようになっている。この第４のセレク
タ２５の他方の入力端子にはリミッタ回路２６を介して
累積乗算器２３の出力するデータ２８が供給されるよう
になっている。
器２３のＹ入力端子と第４のセレクタ２５の一方の入力
端子に供給されるようになっている。この第４のセレク
タ２５の他方の入力端子にはリミッタ回路２６を介して
累積乗算器２３の出力するデータ２８が供給されるよう
になっている。
累積乗算器２３はＹ入力端子の他にＸ入力端子を備えて
おり、これらに入力されるデータ２２、２９の累積を乗
算する。ここでデータ２９は、第５のセレクタ３１によ
って選択されたＥＦ−ＲＯＭ３２の出力データ３３ある
いはＳＱ−ＲＯＭ３４の出力データ３５である。
おり、これらに入力されるデータ２２、２９の累積を乗
算する。ここでデータ２９は、第５のセレクタ３１によ
って選択されたＥＦ−ＲＯＭ３２の出力データ３３ある
いはＳＱ−ＲＯＭ３４の出力データ３５である。
第４のセレクタ２５の選択データ３６は、第１の双方向
バッファ１１の入力となり、ここから前記したビクセル
データ１０が出力される。また、この選択データは第２
の双方向バッファ３７の入力ともなり、ここからインデ
ックスデータ３８が出力される。第２の双方向バッファ
３７に入力されたインデックスデータ３８はデータ３９
となって第１および第２のセレクタ１３、１４のそれぞ
れの入力端子の他の１つに供給される。また、リミッタ
回路２６から出力されたデータ４１は、これら第１およ
び第２のセレクタ１３、１４の残りの入力端子に供給さ
れる。
バッファ１１の入力となり、ここから前記したビクセル
データ１０が出力される。また、この選択データは第２
の双方向バッファ３７の入力ともなり、ここからインデ
ックスデータ３８が出力される。第２の双方向バッファ
３７に入力されたインデックスデータ３８はデータ３９
となって第１および第２のセレクタ１３、１４のそれぞ
れの入力端子の他の１つに供給される。また、リミッタ
回路２６から出力されたデータ４１は、これら第１およ
び第２のセレクタ１３、１４の残りの入力端子に供給さ
れる。
さて、この離散コサイン変換・スカラ量子化変換回路で
行うｆｉ敗コサイン変換（ＤＴＣ）の定義は次の（１）
式で表わすことができる。
行うｆｉ敗コサイン変換（ＤＴＣ）の定義は次の（１）
式で表わすことができる。
ｈ （ｕ， ｖ） ＝
・・・・・・ （１）
ただし、関数Ｃ （ｕ）および関数Ｃ （ｖ）を関数Ｃ
（ｗ）で統一して表現すると、これは以下の条件を満
足する。
（ｗ）で統一して表現すると、これは以下の条件を満
足する。
また、符号Ｎは処理する１単位のブロックの大きさであ
る。
る。
この（１）式を変形すると、次の（２〉式のようになる
。
。
ｈ （ｕ， ｖ） ＝
・・・・・・ （２）
ここで（２）式の後半を（３〉゛式のように定義する。
ｇ （ｊ． ｖ） ＝
（３〉
すると、（２）式は（３）式を使用して次のように書く
ことができる。
ことができる。
ｈ （ｕ， ｖ） ＝
・・・・・・ （４〉
これ故、関数ｆから関数ｇへの変換と、関数ｇから関数
ｆへの変換は全く同一であることがわかる。
ｆへの変換は全く同一であることがわかる。
第１図に戻って説明を続ける。
ビクセルデータ１０は、第１の双方向バッファ１１を通
って第１のＦＩＦ○メモＩＪ １ ６に蓄えられる。次
に、この第１のＦＩＦ○メモリ１６からビクセルデータ
１８が出力され、第３のセレクタ２１を経てデータ２２
として累積乗算器２３のＹ入力端子に入力される。これ
と同時にＥＦ−ＲＯＭ３２からＤＣＴ変換の係数が出力
され、第５のセレクタ３１を通ってデータ２９として累
積乗算器２３のＸ入力端子に入力される。
って第１のＦＩＦ○メモＩＪ １ ６に蓄えられる。次
に、この第１のＦＩＦ○メモリ１６からビクセルデータ
１８が出力され、第３のセレクタ２１を経てデータ２２
として累積乗算器２３のＹ入力端子に入力される。これ
と同時にＥＦ−ＲＯＭ３２からＤＣＴ変換の係数が出力
され、第５のセレクタ３１を通ってデータ２９として累
積乗算器２３のＸ入力端子に入力される。
累積乗算器２３では、関数ｆから関数ｇへの変換を行い
、その結果はリミッタ回路２６および第２のセレクタ１
４を通り、第２のＦＩＦ○メモリ１７に蓄えられる。
、その結果はリミッタ回路２６および第２のセレクタ１
４を通り、第２のＦＩＦ○メモリ１７に蓄えられる。
第２のＦＩＦ○メモリ１７に蓄えられたデータは、第３
のセレクタ２１を通り、累積乗算器２３のＹ入力端子に
入力される。これと同時にＥＦ−ＲＯＭ３２から関数ｇ
から関数ｈに変換するための係数が出力され、第５のセ
レクタ３１を通ってデータ２９として累積乗算器２３の
Ｘ入力端子に入力される。累積乗算器２３では、関数ｇ
から関数ｈへの変換を行い、その結果はＩＪ ミッタ回
路２６および第１のセレクタ１３を通って再び第１のＦ
ＩＦＯメモリ１６に蓄えられる。
のセレクタ２１を通り、累積乗算器２３のＹ入力端子に
入力される。これと同時にＥＦ−ＲＯＭ３２から関数ｇ
から関数ｈに変換するための係数が出力され、第５のセ
レクタ３１を通ってデータ２９として累積乗算器２３の
Ｘ入力端子に入力される。累積乗算器２３では、関数ｇ
から関数ｈへの変換を行い、その結果はＩＪ ミッタ回
路２６および第１のセレクタ１３を通って再び第１のＦ
ＩＦＯメモリ１６に蓄えられる。
更に、第１のＦＩＦ○メモリ１６からＤＣＴ変換された
データは、第３のセレクタ２１を通って累積乗算器２３
に入力される。これと同時に、ＳＱ−ＲＯＭ３４からス
カラ量子化（ＳＱ）変換の係数が出力され、第５のセレ
クタ３１を通ってデータ２９として累積乗算器２３のＸ
入力端子に入力される。累積乗算器２３では、ＳＱ変換
が行われ、その結果はリミッタ回路２６および第２のセ
レクタ１４を通り、第２のＦＩＦＯメモリ１７に蓄えら
れる。第２のＦＩＦＯメモリｌ７のＤＣＴ−ＳＱ変換さ
れたデータ１９は、第３のセレクタ２１を通り、更に第
４のセレクタ２５を通って第２の双方向バッファ３７に
入力され、ここからインデックスデータ３８として出力
される。
データは、第３のセレクタ２１を通って累積乗算器２３
に入力される。これと同時に、ＳＱ−ＲＯＭ３４からス
カラ量子化（ＳＱ）変換の係数が出力され、第５のセレ
クタ３１を通ってデータ２９として累積乗算器２３のＸ
入力端子に入力される。累積乗算器２３では、ＳＱ変換
が行われ、その結果はリミッタ回路２６および第２のセ
レクタ１４を通り、第２のＦＩＦＯメモリ１７に蓄えら
れる。第２のＦＩＦＯメモリｌ７のＤＣＴ−ＳＱ変換さ
れたデータ１９は、第３のセレクタ２１を通り、更に第
４のセレクタ２５を通って第２の双方向バッファ３７に
入力され、ここからインデックスデータ３８として出力
される。
以上が、離散コサイン変換とスカラ量子化変換の動作で
ある。
ある。
次に、ＤＣＴ−ＳＱ変換されたデータを元のビクセルデ
ータに戻す動作について説明する。
ータに戻す動作について説明する。
まず、ＤＣＴ−ＳＱ変換されたデータとしてのインデッ
クスデータ３８が第２の双方向バッファ３７を通って第
１のセレクタ１３に到達し、ここから第ｌのＦＩＦＯメ
モリ１６に入力される。第１のＦＩＦ○メモリ１６から
出力されるインデックスデータ１８は、第３のセレクタ
２１を通り、累積乗算器２３のＹ入力端子に入力される
。これと同時に、ＳＱ−ＲＯＭ３４からＳＱ変換を元に
戻すための変換（ＳＱ−’変換）を行うための係数が出
力される。この係数は累積乗算器２３のＸ入力端子に入
力されてＳＱ−’変換が行われた後、第２のＰＩＦ０１
７メモリに入力される。第２のＦＩＦ○メモリ１７に書
き込まれたデータ１９が出力されるタイミングで、ＥＦ
−ＲＯＭ３ ２から関数ｈを関数ｇに変換する際の係数
が出力される。
クスデータ３８が第２の双方向バッファ３７を通って第
１のセレクタ１３に到達し、ここから第ｌのＦＩＦＯメ
モリ１６に入力される。第１のＦＩＦ○メモリ１６から
出力されるインデックスデータ１８は、第３のセレクタ
２１を通り、累積乗算器２３のＹ入力端子に入力される
。これと同時に、ＳＱ−ＲＯＭ３４からＳＱ変換を元に
戻すための変換（ＳＱ−’変換）を行うための係数が出
力される。この係数は累積乗算器２３のＸ入力端子に入
力されてＳＱ−’変換が行われた後、第２のＰＩＦ０１
７メモリに入力される。第２のＦＩＦ○メモリ１７に書
き込まれたデータ１９が出力されるタイミングで、ＥＦ
−ＲＯＭ３ ２から関数ｈを関数ｇに変換する際の係数
が出力される。
これを基にして累積乗算器２３で開数ｈから関数ｇへの
変換が行われる。この変換結果は第１のＦＩＦ○メモリ
１６に入力される。
変換が行われる。この変換結果は第１のＦＩＦ○メモリ
１６に入力される。
このデータは第ｌのＦＩＦＯメモリ１６から出力され、
ＥＦ−ＲＯＭ３ ２から出力された関数ｇから関数ｆに
変換するための係数と共に累積乗算器２３に入力される
。累積乗算器２３では、関数ｇから関数ｆへの変換が行
われ、その結果が第２のＦＩＦ○メモリ１７に蓄えられ
る。このようにしてビクセルデータに戻った状態で第２
のＦＩＦＯメモリ１７に蓄えられたデータは、第３のセ
レクタ２ｌおよび第４のセレクタ２５を通って第１の双
方向バッファ１１に人力され、ここからビクセルデータ
３８として出力されることになる。
ＥＦ−ＲＯＭ３ ２から出力された関数ｇから関数ｆに
変換するための係数と共に累積乗算器２３に入力される
。累積乗算器２３では、関数ｇから関数ｆへの変換が行
われ、その結果が第２のＦＩＦ○メモリ１７に蓄えられ
る。このようにしてビクセルデータに戻った状態で第２
のＦＩＦＯメモリ１７に蓄えられたデータは、第３のセ
レクタ２ｌおよび第４のセレクタ２５を通って第１の双
方向バッファ１１に人力され、ここからビクセルデータ
３８として出力されることになる。
次に、第１図に示した離散コサイン変換・スカラ量子化
変換回路を３個用いて処理時間を短くするようにした離
散コサイン変換・スカラ量子化変換回路につ、いて説明
する。この回路では、関数ｆから関数ｇへの変換と、関
数ｇから関数ｈへの変換、およびスカラ量子化変換を並
列に行い、処理時間を短縮するものである。
変換回路を３個用いて処理時間を短くするようにした離
散コサイン変換・スカラ量子化変換回路につ、いて説明
する。この回路では、関数ｆから関数ｇへの変換と、関
数ｇから関数ｈへの変換、およびスカラ量子化変換を並
列に行い、処理時間を短縮するものである。
第２図は、この変形例における離散コサイン変換・スカ
ラ量子化変換回路の構或を表わしたものである。この回
路は直列に接続された第１〜第３の離散コサイン変換・
スカラ量子化変換回路（以下、ＤＣＴ−ＳＱ回路という
。）５１〜５３から構或されている。第１のＤＣＴ−Ｓ
Ｑ回路５１にはビクセルデータ５４が入力され、ここで
関数ｆから関数ｇへの変換が行われる。変換後のデータ
５５は第２のＤＣＴ−ＳＱ回路５２に入力され、ここで
関数ｇから関数ｈへの変換が行われる。変換後のデーク
５６は第３のＤＣＴ−ＳＱ回路５３に入力され、ここで
スカラ量子化変換が行われる。
ラ量子化変換回路の構或を表わしたものである。この回
路は直列に接続された第１〜第３の離散コサイン変換・
スカラ量子化変換回路（以下、ＤＣＴ−ＳＱ回路という
。）５１〜５３から構或されている。第１のＤＣＴ−Ｓ
Ｑ回路５１にはビクセルデータ５４が入力され、ここで
関数ｆから関数ｇへの変換が行われる。変換後のデータ
５５は第２のＤＣＴ−ＳＱ回路５２に入力され、ここで
関数ｇから関数ｈへの変換が行われる。変換後のデーク
５６は第３のＤＣＴ−ＳＱ回路５３に入力され、ここで
スカラ量子化変換が行われる。
第３のＤＣＴ−ＳＱ回路５３からはインデックスデータ
５７が出力される。このような回路で、各ＤＣＴ−ＳＱ
回路５１〜５３は第１図に示した離敗コサイン変換・ス
カラ量子化変換回路と同一の構戊となっている。そこで
、回路の具体的な動作については適宜第１図を用いて説
明を行うことにする。
５７が出力される。このような回路で、各ＤＣＴ−ＳＱ
回路５１〜５３は第１図に示した離敗コサイン変換・ス
カラ量子化変換回路と同一の構戊となっている。そこで
、回路の具体的な動作については適宜第１図を用いて説
明を行うことにする。
まず、第１のＤＣＴ−ＳＱ回路５１に入力されたビクセ
ルデータ５４は、第１図におけるピクセルデータ１０と
同様に第ｌの双方向バッファ１１を通過し、第１のＦＩ
ＦＯメモリ１６に格納される。このデータについては、
関数ｆから関数ｇへの変換が行われ、その結果が第２の
ＦＩＦ○メモリ１７に蓄えられる。この第２のＦＩＦＯ
メモリ１７に蓄えられたデータは、第２図におけるデー
タ５５として第２のＤＣＴ−ＳＱ回路５２へ出力される
。これと同時に、２ブロック目のビクセルデータ５４が
第１のＤＣＴ−ＳＱ回路５ｌの前記した第１のＦＩＦＯ
メモリ１６に入力される。
ルデータ５４は、第１図におけるピクセルデータ１０と
同様に第ｌの双方向バッファ１１を通過し、第１のＦＩ
ＦＯメモリ１６に格納される。このデータについては、
関数ｆから関数ｇへの変換が行われ、その結果が第２の
ＦＩＦ○メモリ１７に蓄えられる。この第２のＦＩＦＯ
メモリ１７に蓄えられたデータは、第２図におけるデー
タ５５として第２のＤＣＴ−ＳＱ回路５２へ出力される
。これと同時に、２ブロック目のビクセルデータ５４が
第１のＤＣＴ−ＳＱ回路５ｌの前記した第１のＦＩＦＯ
メモリ１６に入力される。
第２のＤＣＴ−ＳＱ回路５２でも同様にして関数ｇから
関数ｈへの変換が行われる。この変換結果はデータ５６
として第３のＤＣＴ−ＳＱ回路５３に送出される。また
これと同時に、第３のＤＣＴ−ＳＱ回路５３は第２のＤ
ＣＴ−ＳＱ回路５２から次のデータの入力を行う。
関数ｈへの変換が行われる。この変換結果はデータ５６
として第３のＤＣＴ−ＳＱ回路５３に送出される。また
これと同時に、第３のＤＣＴ−ＳＱ回路５３は第２のＤ
ＣＴ−ＳＱ回路５２から次のデータの入力を行う。
第３のＤＣＴ−ＳＱ回路５３も同様にしてＳＱ変換を行
い、これをインデックスデータ５７として出力すると同
時に、第２のＤＣＴ−ＳＱ回路５２から次のデータを人
力する。
い、これをインデックスデータ５７として出力すると同
時に、第２のＤＣＴ−ＳＱ回路５２から次のデータを人
力する。
第３図は、以上のようにして３個のＤＣＴ−ＳＱ回路を
用いて変換処理を行う場合の処理速度を、先の実施例で
説明した１つの離散コサイン変換・スカラ量子化変換回
路を用いる場合と対比したものである。
用いて変換処理を行う場合の処理速度を、先の実施例で
説明した１つの離散コサイン変換・スカラ量子化変換回
路を用いる場合と対比したものである。
このうち同図ａは、１つの離散コサイン変換・スカラ量
子化変換回路（ＤＣＴ−ＳＱ回路〉を用いた処理動作の
タイミングを表わしている。この図ａで時間帯ｔ１
に１ブロック目のデータが人力され、時間帯ｔ２ に関
数ｆから関数ｇへの変換が行われる。そして、時間帯ｔ
３ に関数ｇから関数ｈへの変換が行われ、時間帯ｔ４
にＳＱ変換が行われる。
子化変換回路（ＤＣＴ−ＳＱ回路〉を用いた処理動作の
タイミングを表わしている。この図ａで時間帯ｔ１
に１ブロック目のデータが人力され、時間帯ｔ２ に関
数ｆから関数ｇへの変換が行われる。そして、時間帯ｔ
３ に関数ｇから関数ｈへの変換が行われ、時間帯ｔ４
にＳＱ変換が行われる。
時間帯ｔ，では２ブロック目のデータの入力と１ブロッ
ク目のデータの出力が平行して行われ、次の時間帯ｔ６
では先の時間帯ｔ２ と同様に関数ｆから関数ｇへの変
換が行われる。以下同様である。
ク目のデータの出力が平行して行われ、次の時間帯ｔ６
では先の時間帯ｔ２ と同様に関数ｆから関数ｇへの変
換が行われる。以下同様である。
ＤＣＴ−ＳＱ回路を１つ用いたこの回路で、１ブロック
を処理する時間Ｔ１ は、ブロック数Ｎを“８”とする
と、１ブロックの中に８×８のピクセルデー夕が存在す
るので、時間帯１＋ と時間帯ｔ，についてそれぞれ
６４クロックを要する。また、時間帯ｔ２ と時間帯ｔ
３ については、それぞれ５１２クロックを要する。し
たがって、１ブロックを処理する時間Ｔ１ は、全部
で１１５２クロックとなる。
を処理する時間Ｔ１ は、ブロック数Ｎを“８”とする
と、１ブロックの中に８×８のピクセルデー夕が存在す
るので、時間帯１＋ と時間帯ｔ，についてそれぞれ
６４クロックを要する。また、時間帯ｔ２ と時間帯ｔ
３ については、それぞれ５１２クロックを要する。し
たがって、１ブロックを処理する時間Ｔ１ は、全部
で１１５２クロックとなる。
これに対して、同図ｂは第２図で示した３個のＤＣＴ−
ＳＱ回路を用いて変換処理を行った場合を表わしたもの
である。ここで同図ｂ−１は第１のＤＣＴ−ＳＱ回路５
１のタイミングを、同図ｂ−２は第２のＤＣＴ−ＳＱ回
路５２のタイミングを、また同図ｂ−３は第３のＤＣＴ
−ＳＱ回路５３のタイミングをそれぞれ表わしている。
ＳＱ回路を用いて変換処理を行った場合を表わしたもの
である。ここで同図ｂ−１は第１のＤＣＴ−ＳＱ回路５
１のタイミングを、同図ｂ−２は第２のＤＣＴ−ＳＱ回
路５２のタイミングを、また同図ｂ−３は第３のＤＣＴ
−ＳＱ回路５３のタイミングをそれぞれ表わしている。
まず、同図ｂ−１で時間帯ｔ．に１ブロック目のデータ
入力が行われ、次の時間帯ｔｌ２に関数ｆから関数ｇへ
の変換が行われる。この後、時間帯ｔｌ３に第２のＤＣ
Ｔ−ＳＱ回路５２に対するデータ５５の出力が行われ（
同図ｂ−２） 、これと平行して２ブロック目のデータ
の入力が行われる。
入力が行われ、次の時間帯ｔｌ２に関数ｆから関数ｇへ
の変換が行われる。この後、時間帯ｔｌ３に第２のＤＣ
Ｔ−ＳＱ回路５２に対するデータ５５の出力が行われ（
同図ｂ−２） 、これと平行して２ブロック目のデータ
の入力が行われる。
この後、第１のＤＣＴ−ＳＱ回路５１では時間帯ｔ．に
再び関数ｆから関数ｇへの変換が行われ、同一時間帯ｔ
ｌ４に第２のＤＣＴ−ＳＱ回路５２では関数ｇから関数
ｈへの変換が行われる。
再び関数ｆから関数ｇへの変換が行われ、同一時間帯ｔ
ｌ４に第２のＤＣＴ−ＳＱ回路５２では関数ｇから関数
ｈへの変換が行われる。
この次の時間帯ｔｌ５では、同図ｂ−１に示すように第
ｌのＤＣＴ−ＳＱ回路５１では３ブロック目のデータの
入力が行われ、これと平行してデータ５５が第２のＤＣ
Ｔ−ＳＱ回路５２ （同図ｂ−２）に出力される。第２
のＤＣＴ−ＳＱ回路５２では、この時間帯ｔｌｓにデー
タ５５を入力するのと平行してデータ５６を第３のＤＣ
Ｔ−ＳＱ回路５３に出力する（同図ｂ−３〉。
ｌのＤＣＴ−ＳＱ回路５１では３ブロック目のデータの
入力が行われ、これと平行してデータ５５が第２のＤＣ
Ｔ−ＳＱ回路５２ （同図ｂ−２）に出力される。第２
のＤＣＴ−ＳＱ回路５２では、この時間帯ｔｌｓにデー
タ５５を入力するのと平行してデータ５６を第３のＤＣ
Ｔ−ＳＱ回路５３に出力する（同図ｂ−３〉。
そして、次の時間帯ｔｌ８には第１のＤＣＴ−ＳＱ回路
５１で３ブロック目のデータについての開数ｆから関数
ｇへの変換が行われ、第２のＤＣＴ−ＳＱ回路５２で２
ブロック目のデータについて関数ｇから関数ｈへの変換
が行われる。第３のＤＣＴ−ＳＱ回路５３では、この時
間帯ｔｌ６よりも短い時間帯ｔｉｔで第１のブロックの
データについてのＳＱ変換が行われ、時間帯ｔｌＢ内の
後続する時間帯ｔ．において、インデックスデータ５７
の出力が行われる。
５１で３ブロック目のデータについての開数ｆから関数
ｇへの変換が行われ、第２のＤＣＴ−ＳＱ回路５２で２
ブロック目のデータについて関数ｇから関数ｈへの変換
が行われる。第３のＤＣＴ−ＳＱ回路５３では、この時
間帯ｔｌ６よりも短い時間帯ｔｉｔで第１のブロックの
データについてのＳＱ変換が行われ、時間帯ｔｌＢ内の
後続する時間帯ｔ．において、インデックスデータ５７
の出力が行われる。
この後の時間帯ｔｌ９において、第１のＤＣＴ−ＳＱ回
路５１では４ブロック目のデータが人力されると同時に
、データ５５が第２のＤＣＴ−ＳＱ回路５２に出力され
る。以下同様にして、３個のＤＣＴ−ＳＱ回路５１〜５
３による平行処理が続行される。
路５１では４ブロック目のデータが人力されると同時に
、データ５５が第２のＤＣＴ−ＳＱ回路５２に出力され
る。以下同様にして、３個のＤＣＴ−ＳＱ回路５１〜５
３による平行処理が続行される。
この結果、３個のＤＣＴ−ＳＱ回路５１〜５３を使用し
たｎ敗コサイン変換・スカラ量子化変換回路では、１ブ
ロックを処理する時間Ｔ２ が前記した条件と同一のと
き、６４クロックと５１２クロックの合計５７６クロッ
クとなり、先の時間Ｔのちょうど半分に短縮される。
たｎ敗コサイン変換・スカラ量子化変換回路では、１ブ
ロックを処理する時間Ｔ２ が前記した条件と同一のと
き、６４クロックと５１２クロックの合計５７６クロッ
クとなり、先の時間Ｔのちょうど半分に短縮される。
このようにこの変形例によれば、３個のＤＣＴ−ＳＱ回
路を使用して離散コサイン変換・スカラ量子化変換回路
を構戊したので、１個使用した場合に比べて変換処理を
更に高速で行うことができる。
路を使用して離散コサイン変換・スカラ量子化変換回路
を構戊したので、１個使用した場合に比べて変換処理を
更に高速で行うことができる。
以上説明したように本発明によれば、離散コサイン変換
およびスカラ量子化変換のための係数を格納したリード
・オンリ・メモリと、これらの係数を入力して演算を行
う累積乗算器を使用して離散コサイン変換とスカラ量子
化変換回路を行うことにしたので、ソフトウェアで処理
を行う場合と比べて変換処理を高速で行うことができ、
またＣＰＵの負担を軽減することができる。
およびスカラ量子化変換のための係数を格納したリード
・オンリ・メモリと、これらの係数を入力して演算を行
う累積乗算器を使用して離散コサイン変換とスカラ量子
化変換回路を行うことにしたので、ソフトウェアで処理
を行う場合と比べて変換処理を高速で行うことができ、
またＣＰＵの負担を軽減することができる。
第１図は本発明の一実施例における離散コサイン変換・
スカラ量子化変換回路の回路図、第２図は本発明の変形
例における離散コサイン変換・スカラ量子化変換回路の
回路図、第３図は実施例および変形例における変換処理
のタイミングを表わした各種タイミング図である。 ｌ６・・・・・・第１のＦＩＦＯメモリ、１７・・・・
・・第２のＦＩＦＯメモリ、２３・・・・・・累積乗算
器、３２・・・・・・ＥＦ−ＲＯＭ、３４・・・・・・
ＳＱ−ＲＯＭ， ５１・・・・・・第１のＤＣＴ−ＳＱ回路、５２・・・
・・・第２のＤＣＴ−ＳＱ回路、５３・・・・・・第３
のＤＣＴ−ＳＱ回路。
スカラ量子化変換回路の回路図、第２図は本発明の変形
例における離散コサイン変換・スカラ量子化変換回路の
回路図、第３図は実施例および変形例における変換処理
のタイミングを表わした各種タイミング図である。 ｌ６・・・・・・第１のＦＩＦＯメモリ、１７・・・・
・・第２のＦＩＦＯメモリ、２３・・・・・・累積乗算
器、３２・・・・・・ＥＦ−ＲＯＭ、３４・・・・・・
ＳＱ−ＲＯＭ， ５１・・・・・・第１のＤＣＴ−ＳＱ回路、５２・・・
・・・第２のＤＣＴ−ＳＱ回路、５３・・・・・・第３
のＤＣＴ−ＳＱ回路。
Claims (1)
- 【特許請求の範囲】 離散コサイン変換のための係数を格納した離散コサイン
変換用リード・オンリ・メモリと、スカラ量子化変換の
ための係数を格納したスカラ量子化変換用リード・オン
リ・メモリと、これらのリード・オンリ・メモリからい
ずれかの係数を入力し演算を行う累積乗算器と、 演算のためのデータを一時的に蓄えるバッファメモリ とを具備し、離散コサイン変換およびスカラ量子化変換
回路を行うことを特徴とする離散コサイン変換・スカラ
量子化変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23292789A JP2819661B2 (ja) | 1989-09-11 | 1989-09-11 | 離散コサイン変換・スカラ量子化変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23292789A JP2819661B2 (ja) | 1989-09-11 | 1989-09-11 | 離散コサイン変換・スカラ量子化変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397374A true JPH0397374A (ja) | 1991-04-23 |
| JP2819661B2 JP2819661B2 (ja) | 1998-10-30 |
Family
ID=16947023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23292789A Expired - Lifetime JP2819661B2 (ja) | 1989-09-11 | 1989-09-11 | 離散コサイン変換・スカラ量子化変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819661B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05300494A (ja) * | 1992-01-30 | 1993-11-12 | Nec Corp | 動画像符号化器とその制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237370A (ja) * | 1989-03-10 | 1990-09-19 | Casio Comput Co Ltd | ディスクリートコサイン変換装置 |
-
1989
- 1989-09-11 JP JP23292789A patent/JP2819661B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237370A (ja) * | 1989-03-10 | 1990-09-19 | Casio Comput Co Ltd | ディスクリートコサイン変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05300494A (ja) * | 1992-01-30 | 1993-11-12 | Nec Corp | 動画像符号化器とその制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2819661B2 (ja) | 1998-10-30 |
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