JPH04115398U - フラツシユ・メモリ - Google Patents

Abstract

(57)【要約】 【目的】 電気的にデータの一括消去が可能なフラッシ
ュ・メモリにおいて、保証されている消去／書き換え回
数の一定値以上となる場合を使用者に知らせる。 【構成】 データの書き換え回数（消去回数）を計数す
る計数手段（Ｎビット・カウンタ，但しＮは正の整数）
４を設ける。予め決められた数値を記憶する記憶手段５
を設ける。更に計数手段４の内容と記憶手段５の内容と
を比較する比較手段６を設ける。計数手段４の内容と記
憶手段５の内容が比較手段６に入力され、この比較手段
６において両入力を比較し、これらが一致した時に作成
信号Ｍがアクティブとなって出力端子７を介してメモリ
外部に出力される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体メモリ、特に電気的にデータの一括消去が可能なフラッシュ・ メモリに関するものである。

【０００２】

【考案の概要】

本考案は、電気的にデータの一括消去が可能なフラッシュ・メモリにおいて、 データの書き換え回数（消去回数）を計数する手段と、予め決められた数値を記 憶する手段と、前記計数手段の内容と前記記憶手段の内容とを比較する手段を有 し、これらの内容が一致した場合にメモリ外部に対して信号を発生するように構 成された半導体メモリに関するものである。

【０００３】

【従来の技術】

最近のマイコン応用機器の普及は著しく、そのプログラムメモリ及びパターン メモリとして使われている不揮発性メモリは大容量化、低価格化が進んで、ＥＰ ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍｂｌｅ ＲＯＭ），ＥＥ ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＆ Ｐｒｏｇｒａｍ ｍｂｌｅ ＲＯＭ）などが広く使われている。しかしＥＰＲＯＭは大容量化が容 易な反面、消去に紫外線を用いねばならず不便であり、又ＥＥＰＲＯＭは電気的 に消去が可能で使い易い反面、大容量化が難しいと言う面がある。

【０００４】 そこでこの両方の欠点をカバーすると言う点で注目をあびているのがフラッシ ュ・メモリである。これは電気的に一括消去可能で大容量化もＥＥＰＲＯＭより は容易で、今後の不揮発性メモリの主流になると予想されている。一般的にフラ ッシュ・メモリは図２のように構成されている。図２において、１は消去制御回 路、２は消去回路、３はメモリセルアレイである。システムのバージョンアップ 等によりメモリの内容の更新が必要になった場合は、まずメモリの全データ内容 を消去することになる。フラッシュ・メモリではこの時外部からの入力Ｉにより 消去制御回路１にて一括消去モードが選択され、消去信号Ｅが作成される。この 消去信号Ｅは通常消去回路２に入力されてメモリセルアレイ３の内容が一括消去 される。そして次にプログラムモードが選択され、新しいデータが書き込まれる 。

【０００５】

【考案が解決しようとする課題】

しかしながら、消去／書き込みは無制限に行えると言う訳ではなく、信頼性の 点から一定の回数しか保証されていない。従って保証されている回数以上の書き 込みはデータの信頼性の点から行わないのが望ましいが、通常書き込み回数を半 導体自体でチェックする手段が無く、使い勝手の点から改善が望まれるところで ある。

【０００６】

【課題を解決するための手段】

本考案は上述の点に鑑み考案されたもので、電気的にデータの一括消去が可能 なフラッシュ・メモリにおいて、データの書き換え回数（消去回数）わ半導体自 体に記憶させ、保証されている書き換え回数に対する一定値以上になる場合を使 用者に知らせるように構成するものである。

【０００７】

【作用】

そして、保証されている書き込み回数に対する一定の回数を予めメモリに記憶 させておき、その回数の書き込みが行われた時点でメモリの所定の出力信号をア クティブにするのである。これにより保証されている回数以上の書き込みを防ぐ ことが出来、常に信頼性の高い状態でメモリを使用出来るものである。

【０００８】

【実施例】

以下、本考案のフラッシュ・メモリの一実施例を図１とともに説明する。図１ において、１は消去制御回路、２は消去回路、３はメモリセルアレイ、でありこ れらは上記従来例の図２と特に変わるものではない。すなわち、メモリの内容の 更新を行うためメモリの全データ内容を消去する場合には、外部からの入力Ｉに 基づいて消去制御回路１において一括消去モードが選択されるとともに消去信号 Ｅが作成される。消去制御回路１から出力された消去信号Ｅは消去回路２に入力 され、メモリセルアレイ３の内容が一括消去される。そして次にプログラムモー ドが選択され、新しいデータが書き込まれる。

【０００９】 以上の構成は上記従来例と同様の構成であるが、本考案においては更に、デー タの書き換え回数（消去回数）を計数する計数手段４と、予め決められた数値を 記憶する記憶手段５と、前記計数手段４の内容と前記記憶手段５の内容とを比較 しこれらが一致したとき作成信号Ｍを出力する比較手段６とを設ける。７は作成 信号Ｍがメモリ外部に出力されるための出力端子である。尚、本実施例において は前記計数手段４は、Ｎビット・カウンタ（Ｎは正の整数）で構成されているも のとする。

【００１０】 そして前記消去制御回路２からの消去信号ＥはＮビット・カウンタ（Ｎは正の 整数）から構成される計数手段４に入力され、該計数手段４にてカウントされる 。この計数手段４にてカウントされたカウンタ出力Ｃは比較手段６に入力され、 記憶手段５に保存されている数値と比較される。もし比較手段６の両入力が一致 すればこの比較手段６から出力される作成信号Ｍがアクティブになり、出力端子 ７を介してメモリ外部に規定回数の書き換え（消去）が行われたことを知らせる ことが出来る。フラッシュ・メモリライタ（図示せず）等にて出力端子７から出 力される作成信号Ｍを受けてＬＥＤ等のインジケータを点灯させれば、容易にこ の状態を検知出来ることになる。

【００１１】

【考案の効果】

以上のように本考案のフラッシュ・メモリによれば、保証されている回数以上 の書き込みを防ぐことが出来、常にデータの信頼性の高い状態でメモリを使用す ることが可能となるので、システム全体としての信頼性が向上する。

【図面の簡単な説明】

【図１】本考案のフラッシュ・メモリの一実施例を示す
ブロック図である。

【図２】従来のフラッシュ・メモリの回路構成を示すブ
ロック図である。

【符号の説明】

１ 消去制御回路 ２ 消去回路 ３ メモリセルアレイ ４ 計数手段（Ｎビット・カウンタ） ５ 記憶手段 ６ 比較手段 ７ 出力端子 Ｉ 外部入力 Ｅ 消去信号 Ｃ カウンタ出力 Ｍ 作成信号

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 電気的にデータの一括消去が可能な半導
   体メモリであるフラッシュ・メモリにおいて、データの
   書き換え回数（消去回数）を計数する計数手段と、予め
   定められた数値を記憶する記憶手段と、前記計数手段の
   内容と前記記憶手段の内容とを比較しこれらが一致した
   とき作成信号を出力する比較手段とを設けたことを特徴
   とするフラッシュ・メモリ。
2. 【請求項２】 更に、前記比較手段から出力される作成
   信号をメモリ外部に対して出力させるための出力端子を
   設けたことを特徴とする請求項１記載のフラッシュ・メ
   モリ。
3. 【請求項３】 前記計数手段はＮビット・カウンタ（Ｎ
   は正の整数）で構成されることを特徴とする請求項１又
   は請求項２記載のフラッシュ・メモリ。