JPH04128852U - プリントヘツドの駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模の小型化と低コスト化を図る。 【構成】 シフトレジスタ３７は、クロック信号ＣＫに
よりシリアルデ―タＤＡｉを入力してｍビット（但し、
ｍ；整数）のパラレルデ―タをラッチ回路３８へ出力す
る。ラッチ回路３８は、ロ―ド信号ＬＤにより、シフト
レジスタ３７の出力をラッチしてα・ｍ（但し、α；倍
数）ビットのパラレル信号を切替回路３９へ出力する。
切替回路３９は、ストロ―ブ信号ＳＢ１，ＳＢ２によ
り、ラッチ回路３８の出力をｍビット毎のパラレル信号
に切換えてα・ｍビットのドライバ４０中の一部のトラ
ンジスタをオンさせ、α・ｍドットの印字素子アレイ１
を通電する。これにより、シフトレジスタ３７及びラッ
チ回路３８を共用化でき、そのα倍のビットのドライバ
４０を切替回路３９で切換えて印字素子アレイ１を駆動
できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、サ―マルヘッドや、発光ダイオ―ド（ＬＥＤ）等の光学プリントヘ ッド等といったプリントヘッドの駆動回路に関するものである。

【０００２】

【従来の技術】

従来、このような分野の技術としては、例えば、アイ イ― イ― イ― ト ランスアクション コンポ―ネンツ，ハイブリッド，アンド マニュファクチャ リング テクノロジィ（IEEE TRANSACTION COMPORNENTS,HYBRID,AND MANUFACTUR ING TECHNOLOGY) 、ＣＨＭＴ−７［３］（１９８４−９）（米）ＳＨＩＢＡＴＡ ・ＩＴＯ・ＮＩＨＥＩ著“デェベロップメント オブ １６ドット／ｍｍ サ― マル プリント ヘッド （Development of 16dots/mm Thermal Print Head ） ”、Ｐ．２９４−２９８に記載されるものがあった。以下、その構成を図を用い て説明する。

【０００３】 図２は、前記文献に記載された従来のサ―マルヘッドの駆動回路を示す構成図 である。

【０００４】 この駆動回路は、ｎドット（ｎ；整数）の印字素子アレイ１を駆動するドライ バ集積回路（以下、ドライバＩＣという）１０で構成されている。

【０００５】 ｎドットの印字素子アレイ１は、ｎ個の発熱抵抗体からなる印字素子１−１〜 １−ｎを有し、その各印字素子１−１〜１−ｎの一端がドライバＩＣ１０の出力 側に接続され、その他端が駆動電圧Ｖを供給する共通線２に共通接続されている 。印字素子１−１〜１−ｎの数は、例えば３２個または６４個である。

【０００６】 ドライバＩＣ１０は、入力デ―タＤＡｉを入力するデ―タ入力端子１１、出力 デ―タＤＡｏを出力するデ―タ出力端子１２、クロック信号ＣＫを入力するクロ ック端子１３、ロ―ド信号ＬＤを入力するロ―ド端子１４、ストロ―ブ信号ＳＢ を入力するストロ―ブ端子１５、及び接地端子１６を有している。

【０００７】 さらに、このドライバＩＣ１０には、クロック信号ＣＫによりシリアルな入力 デ―タＤＡｉを入力してｎビットのパラレルデ―タを出力するｎビットのシフト レジスタ１７が設けられている。シフトレジスタ１７の出力側には、ロ―ド信号 ＬＤによりシフトレジスタ１７の出力パラレルデ―タをラッチしてｎビットのパ ラレル信号を出力するラッチ回路１８が接続され、そのラッチ回路１８の出力側 に、ｎビットのゲ―ト回路１９を介してｎビットのドライバ２０が接続されてい る。

【０００８】 ゲ―ト回路１９は、所定のパルス幅を有するストロ―ブ信号ＳＢによりゲ―ト が開いてラッチ回路１８の出力をドライバ２０ヘ送る回路であり、ｎ個のＡＮＤ ゲ―ト１９−１〜１９−ｎより構成されている。ｎビットのドライバ２０は、ゲ ―ト回路１９のｎビット出力によりオン，オフ動作して印字素子アレイ１を通電 する回路であり、ｎ個のトランジスタ２０−１〜２０−ｎより構成されている。 各トランジスタ２０−１〜２０−ｎのコレクタ側は、印字素子１−１〜１−ｎに 接続され、さらにエミッタ側が、接地端子１６に共通接続されている。

【０００９】 次に、動作を説明する。

【００１０】 クロック信号ＣＫとタイミングを合わせて例えば１１００１０１００１００等 のシリアルな入力デ―タＤＡｉがデ―タ入力端子１１より入力されると、シフト レジスタ１７は、クロック信号ＣＫに同期して入力デ―タＤＡｉを順次シフトし ていく。このシフトレジスタ１７の最終段には、デ―タ出力端子１２が接続され 、そのデ―タ出力端子１２を次のドライバＩＣのデ―タ入力端子に接続すること により、一連のデ―タを転送することができる構造になっている。

【００１１】 シフトレジスタ１７におけるデ―タ転送が完了すると、ロ―ド信号ＬＤにより 、シフトレジスタ１７の出力パラレルデ―タがラッチ回路１８にラッチされる。 ラッチ回路１８にラッチされたパラレルデ―タは、ゲ―ト回路１９へ出力される 。ストロ―ブ信号ＳＢを“Ｈ”レベルにすると、ゲ―ト回路１９内のＡＮＤゲ― ト１９−１〜１９−ｎが開き、ドライバ２０内のトランジスタ２０−１〜２０− ｎがオン状態となる。これに対し、ストロ―ブ信号ＳＢが“Ｌ”レベルのときに はＡＮＤゲ―ト１９−１〜１９−ｎが閉じるため、トランジスタ２０−１〜２０ −ｎがオフ状態となる。

【００１２】 “Ｈ”レベルのストロ―ブ信号ＳＢにより、そのパルス幅の時間だけ、トラン ジスタ２０−１〜２０−ｎがオン状態となり、印字素子アレイ１の印字素子１− １〜１−ｎが通電し、記録紙に印字される。

【００１３】

【考案が解決しようとする課題】

しかしながら、従来のサ―マルヘッドの駆動回路では、次のような課題があっ た。

【００１４】 従来の駆動回路では、シフトレジスタ１７及びラッチ回路１８が、制御する印 字素子１−１〜１−ｎの数だけ必要なため、ドライバＩＣ１０の回路規模をある 一定の大きさ以下にすることが困難であり、小型化による低コスト化が難しいと いう問題があった。

【００１５】 このような問題は、印字素子１−１〜１−ｎをＬＥＤ等を用いて構成した光学 プリントヘッド等についても生じる。

【００１６】 本考案は、前記従来技術が持っていた課題として、回路素子数の削減による小 型化と、それによる低コスト化が困難であるという点について解決したプリント ヘッドの駆動回路を提供するものである。

【００１７】

【課題を解決するための手段】 本考案は、α・ｍドット（但し、α；倍数、ｍ；整数）の印字素子からなる印 字素子アレイを駆動するプリントヘッドの駆動回路において、次のような手段を 講じている。

【００１８】 即ち、本考案では、クロック信号によりシリアルデ―タを入力してｍビットの パラレルデ―タを出力するシフトレジスタと、ロ―ド信号により前記ｍビットの パラレルデ―タをラッチしてα・ｍビットのパラレル信号を出力するラッチ回路 と、所定のパルス幅を有する切替信号により、前記α・ｍビットのパラレル信号 をｍビット毎のパラレル信号に切替える切替回路と、前記ｍビット毎のパラレル 信号によりオン，オフ動作して前記α・ｍドットの印字素子アレイを導電するα ・ｍドットのドライバとを、備えている。

【００１９】

【作用】

本考案によれば、以上のようにプリントヘッドの駆動回路を構成したので、シ フトレジスタは、クロック信号によりシリアルデ―タを入力してｍビットのパラ レルデ―タを出力する。このパラレルデ―タは、ロ―ド信号によってラッチ回路 にラッチされる。ラッチ回路のパラレル出力は、その１／αビットが切替回路で 切換えられ、α倍の素子数からなるドライバへ送られる。ドライバは、切替回路 の出力により、ｍビット毎に印字素子アレイを通電する。

【００２０】 このように、シフトレジスタ及びラッチ回路の各回路構成素子数に対してα倍 の素子数からなるドライバを、切替回路により切換えて印字素子アレイを動作さ せる。そのため、シフトレジスタ及びラッチ回路を共用化でき、回路規模の小型 化と低コスト化が図れる。従って、前記課題を解決できるのである。

【００２１】

【実施例】

図１は、本考案の一実施例を示すサ―マルヘッドにおける駆動回路の構成図で あり、従来の図２中の要素と共通の要素には共通の符号が付されている。

【００２２】 このサ―マルヘッドの駆動回路は、従来と同様に、ｎドット（但し、ｎ＝α・ ｍ、α；倍数、ｍ；整数）の印字素子１−１〜１−ｎからなる印字素子アレイ１ を駆動するドライバＩＣ３０で構成されている。

【００２３】 印字素子１−１〜１−ｎの数ｎは、例えば３２個や６４個等といった任意の数 である。本実施例では、例えば倍数α＝２の例を示す。

【００２４】 ドライバＩＣ３０は、文字や画像等といったシリアルな入力デ―タＤＡｉを入 力するデ―タ入力端子３１、他のドライバＩＣにシリアルな出力デ―タＤＡｏを 転送するためのデ―タ出力端子３２、デ―タ転送のためのタイミング用のクロッ ク信号ＣＫを入力するクロック端子３３、デ―タラッチ用のロ―ド信号ＬＤを入 力するロ―ド端子３４、所定のパルス幅を有する二つの切替信号（例えば、スト ロ―ブ信号）ＳＢ１，ＳＢ２を入力する二つのストロ―ブ端子３５−１，３５− ２、及び接地端子３６を有している。

【００２５】 さらに、このドライバＩＣ３０には、クロック信号ＣＫによりシリアルな入力 デ―タＤＡｉを入力してｍビットのパラレルデ―タを出力するｍビットのシフト レジスタ３７が設けられている。このシフトレジスタ３７の出力側には、ロ―ド 信号ＬＤによりシフトレジスタ３７のパラレル出力をラッチしてｎビットのパラ レル信号を出力するｍビットのラッチ回路３８が接続されている。ラッチ回路３ ８の出力側には、ｎビットの切替回路３９を介してｎビットのドライバ４０が接 続されている。

【００２６】 ｎビットの切替回路３９は、ラッチ回路３８でラッチされたパラレル信号をス トロ―ブ信号ＳＢ１，ＳＢ２によって切替え、ドライバ４０へ出力する回路であ り、ストロ―ブ信号ＳＢ１により開閉制御されるｍ個のＡＮＤゲ―ト３９−１１ 〜３９−１ｍと、ストロ―ブ信号ＳＢ２により開閉制御されるｍ個のＡＮＤゲ― ト３９−２１〜３９−２ｍとで構成されている。

【００２７】 ｎビットのドライバ４０は、切替回路３９の出力によりオン，オフ動作して印 字素子アレイ１を通電する回路であり、ＡＮＤゲ―ト３９−１１〜３９−１ｍの 出力によりオン，オフ動作するｍ個のバイポ―ラ型トランジスタ４０−１１〜４ ０−１ｍと、ＡＮＤゲ―ト３９−２１〜３９−２ｍの出力によりオン，オフ動作 するｍ個のトランジスタ４０−２１〜４０−２ｍとで構成されている。各トラン ジスタ４０−１１〜４０−１ｍ，４０−２１〜４０−２ｍのエミッタは、接地端 子３６に共通接続され、さらにその各コレクタが、ｎ本の配線群４１を介して各 印字素子１−１〜１−ｎにそれぞれ接続されている。

【００２８】 この実施例では、シフトレジスタ３７及びラッチ回路３８の各素子数ｍ個に対 して２倍のトランジスタ数ｎのドライバ４０を備えた回路例が示されており、そ の実装例を図３に示す。

【００２９】 図３は、図１の回路をサ―マルヘッドに実装した平面図である。

【００３０】 このサ―マルヘッドでは、基板５０を有し、その基板５０には、複数のドライ バＩＣ３０が搭載されている。各ドライバＩＣ３０は、図１のデ―タ入力端子３ １及びデ―タ出力端子３２を介して縦続接続されている。複数のドライバＩＣ３ ０は、配線群４１を介して印字素子アレイ１に接続され、その印字素子アレイ１ が共通線２に共通接続されている。

【００３１】 次に、動作を説明する。

【００３２】 クロック端子３３に供給されるクロック信号ＣＫのタイミングに合わせ、例え ばシリアルな画像デ―タからなる入力デ―タＤＡｉをデ―タ入力端子３１に入力 する。シフトレジスタ３７では、クロック信号ＣＫに同期して入力信号ＤＡｉを 順次取り込んでシフトしていく。ｍビットの入力デ―タＤＡｉがシフトレジスタ に入力されると、ロ―ド信号ＬＤをロ―ド端子３４に供給する。ラッチ回路３８ は、ロ―ド信号ＬＤにより、シフトレジスタ３７のパラレルな出力画像信号を取 り込んで保持する。

【００３３】 “Ｈ”レベルのストロ―ブ信号ＳＢ１をストロ―ブ端子３５−１に加えると、 切替回路３９内の半分のＡＮＤゲ―ト３９−１１〜３９−１ｍが開き、ラッチ回 路３８のパラレルな出力画像信号がドライバ４０内の半分のトランジスタ４０− １１〜４０−１ｍのベ―スへ送られる。これにより、トランジスタ４０−１１〜 ４０−１ｍがオンし、印字素子アレイ１を構成する印字素子１−１〜１−ｎの半 分が駆動電圧Ｖにより通電される。この通電時間は、ストロ―ブ信号ＳＢ１にお ける“Ｈ”レベルのパルス幅で決定される。

【００３４】 次に、他のシリアルな画像デ―タからなる入力デ―タＤＡｉをデ―タ入力端子 ３１に入力すると、シフトレジスタ３７は、前記と同様に、クロック信号ＣＫに 同期して該入力デ―タＤＡｉを順次取り込んでシフトする。ｍビットの入力デ― タＤＡｉがシフトレジスタ３７に入力されると、ロ―ド信号ＬＤをロ―ド端子３ ４を介してラッチ回路３８に加える。すると、ラッチ回路３８が、シフトレジス タ３７のパラレルな出力画像信号をラッチする。

【００３５】 “Ｈ”レベルのストロ―ブ信号ＳＢ２をストロ―ブ端子３５−２に加えると、 切替回路３９内の半分のＡＮＤゲ―ト３９−２１〜３９−２ｍが開き、ドライバ ４０内の半分のトランジスタ４０−２１〜４０−２ｍがオン状態となる。トラン ジスタ４０−２１〜４０−２ｍがオン状態になると、印字素子１−１〜１−ｎ中 の他の半分が駆動電圧Ｖにより通電される。このように、印字素子１−１〜１− ｎが通電されると、図示しない記録紙に印字される。

【００３６】 本実施例では、次のような利点を有している。

【００３７】 本実施例では、シフトレジスタ３７及びラッチ回路３８を共用化し、これらの ２倍のトランジスタ数を有するドライバ４０を、切替回路３９により切替えて動 作させるようにしている。そのため、従来と同一のドット数を有する印字素子ア レイ１を駆動させる場合、シフトレジスタ３７及びラッチ回路３８の素子数を１ ／２にでき、それによりドライバＩＣ３０の小型化が図れる。さらに、ドライバ ＩＣ３０の小型化により、図３に示す基板５０も小さくでき、サ―マルヘッド全 体の小型化と、それによるサ―マルヘッドの大幅な低コスト化が可能となる。

【００３８】 なお、本考案は上記実施例に限定されず、種々の変形が可能である。その変形 例としては、例えば次のようなものがある。

【００３９】 （ａ）図１では、シフトレジスタ３７及びラッチ回路３８の各素子数に対して ２倍のトランジスタ数を有するドライバ４０の例を示したが、その倍数αは３倍 ，４倍等といった他の数にしてもよい。この際、倍数αの増大に伴ない、切替回 路３９のゲ―ト数を増やす必要があるが、シフトレジスタ３７及びラッチ回路３ ８の各回路素子数の比率がより小さくなり、ドライバＩＣ３０をより小型化でき る。

【００４０】 （ｂ）切替回路３９は、ＡＮＤゲ―ト３９−１１〜３９−１ｍ，３９−２１〜 ３９−２ｍで構成したが、他のゲ―ト回路等で構成してもよい。

【００４１】 （ｃ）ドライバ４０はバイポラ―型トランジスタ４０−１１〜４０−１ｍ，４ ０−２１〜４０−２ｍで構成したが、他のトランジスタ等のスイッチ素子で構成 してもよい。

【００４２】 （ｄ）印字素子１−１〜１−ｎは、発熱抵抗体で構成したが、上記実施例をＬ ＥＤプリントヘッドや、プラズマヘッド、螢光表示管ヘッド等といった他の光学 ヘッド等に用いる場合には、印字素子１−１〜１−ｎをＬＥＤのような発光素子 等を用いて構成すればよい。

【００４３】

【考案の効果】

以上詳細に説明したように、本考案によれば、シフトレジスタ及びラッチ回路 を共用化し、これらの各回路素子数の複数倍の素子数からなるドライバを切替回 路により切換えて印字素子アレイを駆動するようにしている。そのため、シフト レジスタ及びラッチ回路を構成する素子数の削減化が図れ、回路規模の小型化と 、それによる低コスト化が期待できる。

【図面の簡単な説明】

【図１】本考案の実施例を示すプリントヘッドにおける
駆動回路の構成図である。

【図２】従来のプリントヘッドにおける駆動回路の構成
図である。

【図３】図１の回路を実装したサ―マルヘッドの平面図
である。

【符号の説明】

１ 印字素子アレイ １−１〜１−ｎ 印字素子 ３０ ドライバＩＣ ３７ シフトレジスタ ３８ ラッチ回路 ３９ 切替回路 ４０ ドライバ ＣＫ クロック信号 ＤＡｉ 入力デ―タ ＤＡｏ 出力デ―タ ＬＤ ロ―ド信号 ＳＢ１，ＳＢ２ ストロ―ブ信号

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/455

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 α・ｍドット（但し、α；倍数、ｍ；整
   数）の印字素子からなる印字素子アレイを駆動するプリ
   ントヘッドの駆動回路において、クロック信号によりシ
   リアルデ―タを入力してｍビットのパラレルデ―タを出
   力するシフトレジスタと、ロ―ド信号により前記ｍビッ
   トのパラレルデ―タをラッチしてα・ｍビットのパラレ
   ル信号を出力するラッチ回路と、所定のパルス幅を有す
   る切替信号により、前記α・ｍビットのパラレル信号を
   ｍビット毎のパラレル信号に切替える切替回路と、前記
   ｍビット毎のパラレル信号によりオン，オフ動作して前
   記α・ｍドットの印字素子アレイを通電するα・ｍビッ
   トのドライバとを、備えたことを特徴とするプリントヘ
   ッドの駆動回路。