JPH04130877A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、映像信号処理回路に関し、特に固体撮像素
子から１フレーム期間にｎ回のデータ読み出しを行い、
加算することによって固体撮像素子のダイナミックレン
ジを拡大する映像信号処理回路に関する。

〔従来の技術〕

従来、第７図に示すように、　フレームメモリ１０１と
加算器１０２とを用いた回路で、固体撮像素子からの現
フレームデータと、　フレームメモリ１０１に蓄積され
ている１フレーム遅延した前フレームデータとを加算す
ることによって、固体撮像素子のもつダイナミックレン
ジよりも広いダイナミックレンジ特性を得ると共に、ラ
ンダムノイズを低減させたゲインを得る方式がある。

この回路方式は、第８図＾に示すような飽和しベルをも
つ固体撮像素子の入出力レベルを、第８図（Ｂ）、Ｃ）
に示すように設定し、第８図の）に示した現フレーム入
力と第８図田）に示した前フレーム入力とを加算するこ
とによって、第８図＾に示した飽和レベルを越える第８
図■）に示す入出力特性を得るものである。

第７図に示した回路方式は、映像信号の１回加算を行う
場合であるが、フレームメモリ及び加算器を増やすこと
によって（ｎ−１）回の加算ができダイナミックレンジ
を更に拡げることができる。

例えば、ｎ＝３の場合は、　第９図に示すような２つの
フレームメモリ１０１．１０３及び２つの加算器１０２
、１０４からなる回路構成となる。

〔発明が解決しようとする課題〕

しかしながら上記のような回路方式の映像信号処理回路
においては、フレームデータを（ｎ−１）回加算する場
合、（ｎ、＝１）個のフレームメモリが必要となり、回
路が大規模化しコスト高となるという問題点がある。

本発明は、従来の映像信号処理回路の上記問題点を解消
するためになされたもので、簡単な低コストの回路構成
で、（ｎ−１）回加算することによりダイナミックレン
ジを広げることの可能な映像信号処理回路を提供するこ
とを目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、１フレーム期間にｎ回のデータ
読み出しを行う固体撮像素子と該固体撮像素子の出力を
遅延させる遅延手段と、前記固体撮像素子の出力と前記
遅延手段の出力を加電する加算器とからなる映像信号処
理回路において、前記遅延手段を縦続接続した第１及び
第２のフィールドメモリにより構成し、前記加算器の出
力を第１のフィールドメモリの入力に、第２のフィール
ドメモリの出力を前記加算器の入力に接続して巡回加算
回路を構成するものである。

このように構成した映像信号処理回路においては、固体
撮像素子の最初に読み出されたデータは、加算器を経て
第１及び第２のフィールドメモリに取り込まれる０次い
で１　／　ｎフレーム期間後に読み出された固体撮像素
子のデータは、先に第１及び第２のフィールドメモリに
取り込まれている１／ｎフレーム期間遅延したデータと
加算器で加算され、再び第１及び第２のフィールドメモ
リに取り込まれる。以下同様の動作を繰り返して、１／
ｎフレーム期間ずつ遅延したデータが順次加算され、（
ｎ−１）回加算したデータが得られる。

したがって簡単な低コストの回路構成で、１フレーム期
間にｎ回読み出したデータを加算して固体撮像素子のダ
イナミックレンジを広げることの可能な映像信号処理回
路を実現することができる。

〔実施例〕

次に実施例について説明する。第１図は、本発明に係る
映像信号処理回路の一実施例を示すブロック構成図であ
り、第２図は、その動作を説明するためのタイミングチ
ャートである。第１図において、■はＣＭ　Ｄ　（Ｃｈ
ａｒｇｅ　Ｍｏｄｕｌａｔｉｏｎ　Ｄｅｖｉｃｅ）など
の充電変換素子を画素として用いた１フレーム期間にｎ
回の信号読み出し可能な固体撮像素子、２はＡ／Ｄ変換
器、３は加Ｘ器、４．５は縦続接続したＦＩＦＯメモリ
等からなるフィールドメモリ、６は加算開始時にフィー
ルドメモリ４．５を初期化するための初期化回路、８は
固体撮像素子１の後述の読み出し周期に同期した、１フ
レーム期間に４回の“Ｌ″パルス発生する垂直同期信号
ＶＤ４の入力端子、７はｌフレーム期間に（ｎ−１）回
の加ｘ（この実施例では３回の加算）の加算開始を示す
垂直同期信号ＶＤ４の２周期分のパルスを発注させる信
号ａを送出する制御回路、９はフィールドメモリ４．５
のリード・ライトクロックＣＫの入力端子、１ｏは加算
データ出力端子である。なお第２図において、クロック
ＣＫのタイミングチャートにおいて斜線部分はクロンク
発生期間を示している。

次に、本実施例で用いている固体撮像素子１の構成と読
み出し方法について説明する０本実施例で用いている固
体撮像素子は、内視鏡等の特殊用途に用いられるもので
、画面サイズを第３図に示すように正方形にするため、
フル画面の情報を必要としない、そこでＩＮ面の情報が
１フイールドの１／４となるような正方形サイズにする
事にょって容易に１フイールドに４回のデータ読み出し
が行なえる。ここで、１フレーム中の２つのフィールド
をそれぞれＡフィールド、Ｂフィールドとすると、第４
図の固体撮像素子のデータ読み出しタイミング図に示す
ように、読み出しデータはＡフィールド、Ｂフィールド
の順に読み出される。

１フイールドのＴＶフル走査に対しては、第５図に示す
ような読み出しとなっており、水平期間は１７２期間で
動作するようになっている。なお第４図において、ＶＤ
はＴＶ走査における１フイ一ルド周期分の垂直同期信号
、ＶＤ４は垂直同期信号ＶＤの１／４周期となる固体撮
像素子の読み出しデータに同期した垂直同期信号であり
、読み出しデータは、１／４垂直同期信号ＶＤ４の立ち
上がりに同期して読み出されるようになっている。

次にこのように構成された映像信号処理回路の動作につ
いて説明する。固体撮像素子１より読み出されたデータ
は、Ａ／Ｄ変換器２によりデジタルデータに変換され、
加算器３の一方の端子に入力される。（ｎ−１）回（本
実施例では３回）加算開始時、制御回路７からの信号ａ
は、第２図のタイミングチャートに示すように“Ｌ”と
なり、初期化回路６からの出力を全て“Ｌ”とするよう
に動作し、加算器３の出力には固体撮像素子１より読み
出されたデータがそのまま現れ、Ａフィールドデータと
してフィールドメモリ４へ取り込まれる。

続いて固体撮像素子ｌより次のフィールドのデータが読
み出されるが、制御回路７からの信号ａは、まだＬ″の
ままであり、データはそのままフィールドメモリ４へ取
り込まれると同時に、その直前にフィールドメモリ４に
取り込まれているデータはフィールドメモリ５へ転送さ
れる。

以上のようにして（ｎ−１）回（この実施例では３回）
加算開始時のフィールドメモリ４．５の初期化が完了し
、制御回路７のパルス信号ａは“Ｈ”となる、これによ
り初期化回路６は、フィールドメモリ５の出力を通過さ
せるように動作し、加算器３の他方の入力端子へ入力さ
れる。この加算器３への初期化回路６からの入力信号は
、その時点において固体撮像素子１から入力データに比
べ、ちょうどｌフレーム分遅延した信号、すなわち本実
施例では１フレーム期間に４回読み出して３回加算する
ものであるから１／４フレーム期間遅れた信号であり、
固体撮像素子１からの現信号データと加算され、１回加
算された信号としてフィールドメモリ４．５へ取り込ま
れる。以降同様の動作を繰り返し、１フレーム期間に４
回読み出されて３回加算された信号として出力端子ｉｏ
へ出力される。

なお上記制御回路７は、１／４垂直同期信号ＶＤ４をカ
ウントして、カウント（１０がら２まで出力を“Ｌ”と
するカウンタにより構成でき、また上記初期化回路６は
、第６図に示すように、フィールドメモリ４．５のビッ
ト製分のＡＮＤ回路６１・　６−２・　６−３．・・・
・・により構成できる。なお第６図において、ＤＩ、Ｄ
２．Ｄ３．・・・・・はフィールドメモリ出力データ、
０ＵＴＩ、０ＵＴ２，０ＵＴ３．・・・・・は初期化回
路の出力をそれぞれ示している。またフィールドメモリ
４．５のビット長しは、固体撮像素子１からのデータを
デジタル化したビット長をＢとし、１フレーム期間の読
み出し回数をｎとしたとき、　Ｌ＝Ｂ＋Ｉｏｇｎ以上の
整数とすればよい。

上記実施例は、特殊な画面サイズの固体撮像素子に適用
するため、１フレーム期間の読み出し回数をｎ＝４とし
た場合の映像信号処理回路を示したが、本発明はフル画
面サイズの高速読み出しにも、そのまま変更することな
く所望の１回の読み出し加算処理を行う場合にも適用す
ることができる。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、簡単な低コストの回路構成で、１フレーム期間にｎ回
読み出す固体撮像素子のデータを加算してダイナミック
レンジを拡大し、ランダムノイズを低減した出力信号を
得ることができる。

【図面の簡単な説明】

第１図は、本発明に係る映像信号処理回路の一実施例を
示すブロック構成図、第２図は、その動作を説明するタ
イミングチャート、第３図は、第１図に示した実施例で
用いる固体撮像素子の画面サイズを示す図、第４図は、
第３図に示した固体撮像素子のデータ読み出しタイミン
グを示す図、第５図は、１フイールドのＴＶフル走査に
対する本実施例の読み出し態様を示す図、第６図は、初
期化回路の構成例を示す図、第７図は、従来の映像信号
処理回路の構成例を示すブロック構成図、第８図へ〜の
）は、その動作を説明するための入出力特性を示す図、
第９図は、従来の映像信号処理回路の他の構成例を示す
ブロック構成図である。 図において、１は固体撮像素子、２はＡ／Ｄ変換器、３
は加算器、４．５はフィールドメモリ、６は初期化回路
、７は制御回路、８は垂直同期信号入力端子、９はフィ
ールドメモリのリード・ライトクロック入力端子、１０
は出力端子を示す。 特許出願人　オリンパス光学工業株式会社Ｃに 第１図 ３：加算器 ８：垂直同期信号入力端子 ９：　フィールドメモリのリードｅ １０：出力端子 ライトクロック入力端子 第２図 第３図 第５図 第４図 わ、、、エアーヶ国岡ロ国謂国囚国四国第６図 第７図 第９図 手 続 補 正 書 （方 弐） 平成 ３年 ２月 ７日

Claims (1)

1. 【特許請求の範囲】 １、１フレーム期間にｎ回のデータ読み出しを行う固体
   撮像素子と該固体撮像素子の出力を遅延させる遅延手段
   と、前記固体撮像素子の出力と前記遅延手段の出力を加
   算する加算器とからなる映像信号処理回路において、前
   記遅延手段を縦続接続した第１及び第２のフィールドメ
   モリにより構成し、前記加算器の出力を第１のフィール
   ドメモリの入力に、第２のフィールドメモリの出力を前
   記加算器の入力に接続して巡回加算回路を構成したこと
   を特徴とする映像信号処理回路。 ２、前記第２のフィールドメモリの出力から前記加算器
   の入力への帰還経路中に、加算開始時に第１及び第２の
   フィールドメモリを初期化するための初期化回路を配置
   したことを特徴とする請求項１記載の映像信号処理回路
   。 ３、前記第１及び第２のフィールドメモリをＦＩＦＯメ
   モリで構成したことを特徴とする請求項１又は２記載の
   映像信号処理回路。