JPH04186672A - マスタースライス方式半導体集積回路装置 - Google Patents
マスタースライス方式半導体集積回路装置Info
- Publication number
- JPH04186672A JPH04186672A JP2311801A JP31180190A JPH04186672A JP H04186672 A JPH04186672 A JP H04186672A JP 2311801 A JP2311801 A JP 2311801A JP 31180190 A JP31180190 A JP 31180190A JP H04186672 A JPH04186672 A JP H04186672A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- pattern
- alignment
- integrated circuit
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式半導体集積回路装置に関
する。
する。
一般にマスタースライス方式半導体集積回路装置は、第
３図に示すように、半導体チ、ツブの中央部にトランジ
スタ等の素子からなる基本セル１をＸ方向と、Ｘ方向に
行列状に配置した内部セル領域２と、内部セル領域２の
外周に配設した入出力回路領域３と、更にその外周部に
配列したポンディングパッド４〆と、半導体チップの隅
に配置したマスクの位置合わせ用の目合せパターン５を
備えて構成され、品種別配線形成工程後に各品種別の電
源配線工程マスクを使用し、目合せパターン５によりマ
スクを位置合わせして電源配線を形成していた。
３図に示すように、半導体チ、ツブの中央部にトランジ
スタ等の素子からなる基本セル１をＸ方向と、Ｘ方向に
行列状に配置した内部セル領域２と、内部セル領域２の
外周に配設した入出力回路領域３と、更にその外周部に
配列したポンディングパッド４〆と、半導体チップの隅
に配置したマスクの位置合わせ用の目合せパターン５を
備えて構成され、品種別配線形成工程後に各品種別の電
源配線工程マスクを使用し、目合せパターン５によりマ
スクを位置合わせして電源配線を形成していた。
第４図は従来のマスタースライス方式半導体集積回路装
置−例を示す目合せパターンの拡大レイアウト図である
。
置−例を示す目合せパターンの拡大レイアウト図である
。
第４図に示すように、マスクの位置合せを調整する目合
せパターンとして、幅の違う２工程の棒状パターンＤ
＋ 、 Ｄ ２を用意し、まず前工程パターンＤ１を棒
状の中心ピッチρ１で等間隔に配置し、さらに後工程パ
ターンＤ２を真中の棒のみ中心を前工程パターンＤ、と
一致させ、その左右は前玉形成し、前後２工程の棒状の
中心の重なり位置ａｏ＋ ａｉｔ ａ２＋ ａ３＋ ａ
ｉｔ ａ５＋ ａ６を調べることによって、Ｘ、Ｙ両方
向のマスクの位置合せの調整をしている。
せパターンとして、幅の違う２工程の棒状パターンＤ
＋ 、 Ｄ ２を用意し、まず前工程パターンＤ１を棒
状の中心ピッチρ１で等間隔に配置し、さらに後工程パ
ターンＤ２を真中の棒のみ中心を前工程パターンＤ、と
一致させ、その左右は前玉形成し、前後２工程の棒状の
中心の重なり位置ａｏ＋ ａｉｔ ａ２＋ ａ３＋ ａ
ｉｔ ａ５＋ ａ６を調べることによって、Ｘ、Ｙ両方
向のマスクの位置合せの調整をしている。
また、各電源配線形成工程に使用するマスクの位置合せ
を調整する目合せパターンは、各品種の電源配線形成工
程のり、、Ｄ２．Ｄ３．Ｄ４の棒状パターン桂＝同一の
パターン領域に配置している。
を調整する目合せパターンは、各品種の電源配線形成工
程のり、、Ｄ２．Ｄ３．Ｄ４の棒状パターン桂＝同一の
パターン領域に配置している。
上述した従来のマスタースライス方式半導体集積回路装
置では、共通工程以後の品種別配線形成工程においては
、品名のパターンを識別することにより、各コード間の
マスクの使用間違いを防いでいるが品種別配線形成工程
以後の各電源配線形成工程用マスクは、同一のパターン
領域に設けられた目合せパターンでマスクの位置合せを
行うため、マスクの品名コードのみで品種を識別してお
り、マスクの使用間違いは明確には判からないという問
題があった。
置では、共通工程以後の品種別配線形成工程においては
、品名のパターンを識別することにより、各コード間の
マスクの使用間違いを防いでいるが品種別配線形成工程
以後の各電源配線形成工程用マスクは、同一のパターン
領域に設けられた目合せパターンでマスクの位置合せを
行うため、マスクの品名コードのみで品種を識別してお
り、マスクの使用間違いは明確には判からないという問
題があった。
本発明のマスタースライス方式半導体集積回路装置は、
半導体チップの複数個所に設けて配線形成工程のマスク
の位置合わせを行う目合せパターンを有するマスタース
ライス方式半導体集積回路装置において、配線形成工程
の前工程に用いるマスクの目合せパターンと前記目合せ
パターンにより位置合わせする後工程のマスクの目合せ
バター構成される。
半導体チップの複数個所に設けて配線形成工程のマスク
の位置合わせを行う目合せパターンを有するマスタース
ライス方式半導体集積回路装置において、配線形成工程
の前工程に用いるマスクの目合せパターンと前記目合せ
パターンにより位置合わせする後工程のマスクの目合せ
バター構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の〜実施例を示すレイアウト図である。
第１図に示すように、ＥＣＬ回路用のブ四ツク配線形成
工程（以下前工程と記す）に使用するマスクの目合せパ
ターンＢｌ、Ｂ３と、ＥＣＬ回路用の電源配線形成工程
（以下後工程と記す）に使用するマスクの目合せパター
ンＥ２．Ｂ４をＸ方向とＸ方向に従来例と同様のピッチ
と配置で設けてＬ字型の第１のパターン領域６内に形成
し、ＥＣＬ及びＴＴＬ回路の混在する前工程に使用する
マスクのパターンＣｔ 、 Ｃ３とＥＣＬ及びＴＴＬ回
路の混在する後工程に使用するマスクの目合せパターン
Ｃ２，Ｃ４を第１のパターン領域６に隣接するＬ字型の
第２のパターン領域７内に形成した目合せパターンを半
導体チップの隅に半導体チップの中心点に対して対称な
パターンを有して配置する。
工程（以下前工程と記す）に使用するマスクの目合せパ
ターンＢｌ、Ｂ３と、ＥＣＬ回路用の電源配線形成工程
（以下後工程と記す）に使用するマスクの目合せパター
ンＥ２．Ｂ４をＸ方向とＸ方向に従来例と同様のピッチ
と配置で設けてＬ字型の第１のパターン領域６内に形成
し、ＥＣＬ及びＴＴＬ回路の混在する前工程に使用する
マスクのパターンＣｔ 、 Ｃ３とＥＣＬ及びＴＴＬ回
路の混在する後工程に使用するマスクの目合せパターン
Ｃ２，Ｃ４を第１のパターン領域６に隣接するＬ字型の
第２のパターン領域７内に形成した目合せパターンを半
導体チップの隅に半導体チップの中心点に対して対称な
パターンを有して配置する。
第２図は本発明を使用したマスタースライス方式半導体
集積回路の一例を示すレイアウト図である。
集積回路の一例を示すレイアウト図である。
第２図に示すようにＥＣＬ回路用の前工程に使用スルマ
スクの目合やパターンＢ ＋ 、 Ｅ ３ヲ’＄ １
（Ｄパターン領域６に設けた後に、ＥＣＬ及びＴＴＬ回
路の混在する後工程に使用するマスクの目合せパターン
Ｃ２−０４を合わせようとする場合で、複ことが判定で
きる。
スクの目合やパターンＢ ＋ 、 Ｅ ３ヲ’＄ １
（Ｄパターン領域６に設けた後に、ＥＣＬ及びＴＴＬ回
路の混在する後工程に使用するマスクの目合せパターン
Ｃ２−０４を合わせようとする場合で、複ことが判定で
きる。
また、同様に、ＥＣＬ及びＴＴＬ回路の混在する前工程
に使用するマスクのパターンＣｔ、Ｃ３を第２の）゛ク
ターン領域７に設けた後に、ＥＣＬ回路用の後工程に使
用するマスクの目合せパターンＢ２．Ｂ４を合せようと
した場合にも同様にマスクの不適切な組合せが判別でき
る。
に使用するマスクのパターンＣｔ、Ｃ３を第２の）゛ク
ターン領域７に設けた後に、ＥＣＬ回路用の後工程に使
用するマスクの目合せパターンＢ２．Ｂ４を合せようと
した場合にも同様にマスクの不適切な組合せが判別でき
る。
なお、本実施例では２種類のマスクの目合せパターンに
ついて述べたが、３種類以上のマスクの目合せパターン
に対しても第３．第４・・・のパターン領域を形成する
ことにより対応できる。
ついて述べたが、３種類以上のマスクの目合せパターン
に対しても第３．第４・・・のパターン領域を形成する
ことにより対応できる。
以上説明したように本発明は、電源配線形成工程用マス
クの目合せパターンを品種別に異なるパターン領域に設
けることにより、電源配線形成工程の前工程に用いるマ
スクと後工程に用いるマスクの組合せの間違いが、マス
クの位置合せを調整する作業時に、明確に判別できると
いう効果を有する。
クの目合せパターンを品種別に異なるパターン領域に設
けることにより、電源配線形成工程の前工程に用いるマ
スクと後工程に用いるマスクの組合せの間違いが、マス
クの位置合せを調整する作業時に、明確に判別できると
いう効果を有する。
第１図は本発明の一実施例を示すレイアウト図、第２図
は本発明を使用したマスタースライス方式半導体集積回
路装置の一例を示すレイアウト図、タースライス方式半
導体集積回路装置の一例を示す目合せパターンの拡大レ
イアウト図である。 １・・・・・・基本セル、２・・・・・・内部セル領域
、３・・・・・人比力回路領域、４・・・・・ポンディ
ングパッド、５・・・・・・目合せパターン、６・・・
・・・第１のパターン領域、７・・・・・・第２のパタ
ーン領域、Ｂｌ＋Ｂｇ、Ｃ＋＋Ｃ３，Ｄ、、Ｂ３・・・
・・・前工程の棒状パターン、Ｂ２゜Ｂ、、Ｃ２，Ｃ，
、Ｄｉ、Ｂ４・・・・・・後工程の棒状パターン、ｊ２
＋・・・・・・前工程パターンのピッチ、Ｊ２２・・・
・・・後工程パターンのピッチ、ａＯ＋ ａｌ＋ ａ２
＋ ａ３＋ ａｔ＋ａ ！ ｒ ａ ６・・・・・・マ
スク合せ調整寸法。 代理人 弁理士 内 原 晋 第１図 第２図
は本発明を使用したマスタースライス方式半導体集積回
路装置の一例を示すレイアウト図、タースライス方式半
導体集積回路装置の一例を示す目合せパターンの拡大レ
イアウト図である。 １・・・・・・基本セル、２・・・・・・内部セル領域
、３・・・・・人比力回路領域、４・・・・・ポンディ
ングパッド、５・・・・・・目合せパターン、６・・・
・・・第１のパターン領域、７・・・・・・第２のパタ
ーン領域、Ｂｌ＋Ｂｇ、Ｃ＋＋Ｃ３，Ｄ、、Ｂ３・・・
・・・前工程の棒状パターン、Ｂ２゜Ｂ、、Ｃ２，Ｃ，
、Ｄｉ、Ｂ４・・・・・・後工程の棒状パターン、ｊ２
＋・・・・・・前工程パターンのピッチ、Ｊ２２・・・
・・・後工程パターンのピッチ、ａＯ＋ ａｌ＋ ａ２
＋ ａ３＋ ａｔ＋ａ ！ ｒ ａ ６・・・・・・マ
スク合せ調整寸法。 代理人 弁理士 内 原 晋 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、半導体チップの複数個所に設けて配線形成工程のマ
スクの位置合わせを行う目合せパターンを有するマスタ
ースライス方式半導体集積回路装置において、配線形成
工程の前工程に用いるマスクの目合せパターンと前記目
合せパターンにより位置合わせする後工程のマスクの目
合せパターンを品種別に異なるパターン領域で且つ半導
体チップの中心点に対して点対称な位置に配置すること
を特徴とするマスタースライス方式半導体集積回路装置
。 ２、目合せパターンを半導体チップの４隅に設けた請求
項１記載のマスタースライス方式半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311801A JP2690617B2 (ja) | 1990-11-16 | 1990-11-16 | マスタースライス方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311801A JP2690617B2 (ja) | 1990-11-16 | 1990-11-16 | マスタースライス方式半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186672A true JPH04186672A (ja) | 1992-07-03 |
| JP2690617B2 JP2690617B2 (ja) | 1997-12-10 |
Family
ID=18021598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311801A Expired - Lifetime JP2690617B2 (ja) | 1990-11-16 | 1990-11-16 | マスタースライス方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690617B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236821A (ja) * | 1985-08-12 | 1987-02-17 | Hitachi Ltd | 内部位置合せパタ−ンを有するｌｓｉ |
| JPH0242741A (ja) * | 1988-08-01 | 1990-02-13 | Nec Corp | 半導体装置 |
| JPH02150014A (ja) * | 1988-11-30 | 1990-06-08 | Sony Corp | 露光位置合わせ方法 |
-
1990
- 1990-11-16 JP JP2311801A patent/JP2690617B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236821A (ja) * | 1985-08-12 | 1987-02-17 | Hitachi Ltd | 内部位置合せパタ−ンを有するｌｓｉ |
| JPH0242741A (ja) * | 1988-08-01 | 1990-02-13 | Nec Corp | 半導体装置 |
| JPH02150014A (ja) * | 1988-11-30 | 1990-06-08 | Sony Corp | 露光位置合わせ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690617B2 (ja) | 1997-12-10 |
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