JPH04213112A - 速度変更及び自動速度モード時のフロッピーアクセス中のキャッシュ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータア
ーキテクチャに関し、特に速度変更中のマイクロプロセ
ッサの制御に関する。

【０００２】

【従来の技術及びその課題】パーソナルコンピュータで
は従来、中央処理装置もしくはマイクロプロセッサが長
年にわたって設計者やメーカーの関心を引いてきた。マ
イクロプロセッサは常により速い速度で動作するように
設計されてきた。マイクロコンピュータでより速い処理
速度が必要である理由はマイクロコンピュータが益々計
算を強調した用途に利用されているからである。これら
の用途には例えば解像度が高いグラフィックディスプレ
イや、高性能のコンピュータを利用した設計（ＣＡＤ）
のワークステーションや、高速度の局域内ネットワーク
（ＬＡＮ）や、最近では毎秒３３メガバイトにも及ぶ速
度で３２ビットのバーストデータ伝送を行うために開発
された新規の拡張産業標準アーキテクチャ（ＥＩＳＡ）
が含まれる。１０年前の一般的なマイクロプロセッサ速
度は６もしくは８メガヘルツ（ＭＨｚ）であった。現在
では標準的な速度は２５もしくは３３ＭＨｚである。

【０００３】ほとんどのマイクロコンピュータアーキテ
クチャではマイクロプロセッサの速度を制御する必要が
ある場合が多くなっている。そのことは特に高速度マイ
クロプロセッサの場合に当てはまる。速度が遅い別のコ
ンピュータ部品と適正に対話できるためには、マイクロ
プロセッサはその速度を緩めなければならない場合が多
い。

【０００４】その一例として高速度のマイクロプロセッ
サがコピープロテクトを備えたソフトウェア応用プログ
ラムを有するディスク駆動機構から読み出す場合がある
。ソフトウェアの設計者はソフトウェアプログラムをプ
ロテクトするためこれまで多くの優れた方法を考案して
きた。その中にはディスクに非標準おとりデータを入れ
ることが含まれている。その場合、ソフトウェア内のあ
る種のアルゴリズムによりパーソナルコンピュータが標
準ではないおとりデータを読み出し、判読するのに要す
る時間が計られる。更に、許可されていないコピーが不
正にマスターディスクから作成されると、非標準データ
がコピーされ、マスターとは異なる態様でコピーされる
。従って、許可されていないコピーから改竄されたおと
りデータを読み出す時間はマスターコピーの場合とは異
なる。前記のアルゴリズムがこの差を検出し、無許可の
コピーが適正に機能することができなくする。

【０００５】米国テキサス州ヒューストンのコムパーク
コンピュータコーポレーションが２５及び３３ＭＨｚで
動作するような一段と高速度のマイクロコンピュータの
設計を開始した時、８ＭＨｚで動作するような緩速機用
に設計されたソフトウェアを含む許可されたマスターデ
ィスクからマイクロプロセッサが適正にデータを読み出
すためには、マイクロプロセッサの速度を落とすことが
必要になった。高速機でこのようなコピープロテクトさ
れたディスクを使用する場合、アルゴリズムはしばしば
混乱し、マスターではなくコピーが使用されているとい
う誤った結論を出すことがある。その結果、「自動速度
（ａｕｔｏｓｐｅｅｄ）」が開発された。いわゆる自動
速度機構を備えた機種では、マイクロプロセッサは通常
少なくとも２種類の速度、すなわち通常動作用の最高速
度と、緩速機用に設計された応用ソフトウェアを読み出
すための遅い速度とを備えている。従って、ディスクの
ソフトウェアをアクセス中にコピープロテクトをひきは
ずしたり、又は起動させたりしないように速度は最高速
度から減速される。読み出しが終了した後、機械は最高
速度に戻る。「自動速度」とはディスク駆動機構をアク
セスするための通常速度と緩速との組み合わせの機構で
ある。

【０００６】マイクロプロセッサの速度を処理するため
に多くの技術を利用できる。従来の技術の一つはマイク
ロプロセッサに外部制御ピンを使用し、それによってマ
イクロプロセッサバス、すなわちホストバスを完璧に制
御するため直接記憶アクセス（ＤＭＡ）デバイス、再生
デバイス、外部バスマスター等が使用可能になる。これ
らのデバイスからの保持要求に応答して、マイクロプロ
セッサは通常は保持要求が解除されるまでその入力及び
出力ピンのほとんどをフロートさせる。

【０００７】マイクロプロセッサの速度を制御するため
、従来のマイクロコンピュータアーキテクチャには米国
カリフォルニア州のインテルコーポレーション製のイン
テル８２５４等のようなタイマー回路を使用してマイク
ロプロセッサの保持要求ピンにパルス列を送るものがあ
る。それによって一つの論理レベルではマイクロプロセ
ッサは保持状態に置かれ、一方、別の論理レベルではマ
イクロプロセッサは通常のクロック速度で動作すること
ができる。このようにして、パルス列期間中の平均速度
が低下される。言い換えると、マイクロプロセッサの「
実効」速度をタイマー回路からのパルス列のデューティ
サイクルによって処理することができる。

【０００８】前述の従来の技術はインテル８０３８６マ
イクロプロセッサを使用したパーソナルコンピュータで
は好結果をもたらしてきた。８０３８６の機能はマイク
ロプロセッサの実効速度を変更するため短期間だけ停止
することができる。この技術は更に８０３８６が速度を
高めるため高速外部キャッシュとインタフェースされた
場合にも有効である。

【０００９】しかし、パルス列技術には利用できる従来
のマイクロプロセッサと併用できる等の利点があるが、
インテルの８０４８６マイクロプロセッサのような最新
の高速度マイクロプロセッサと共に使用する場合には生
来の問題点がある。インテル８０４８６マイクロプロセ
ッサは８０３８６の速度を高めるために設計された機種
である。これはオンチップの８キロバイト（ＫＢ）キャ
ッシュを搭載している。

【００１０】本発明の発明者によってインテル８０４８
６マイクロプロセッサを使用する場合、マイクロプロセ
ッサは保持要求の後でもコードを実行し、８Ｋキャッシ
ュからのデータを処理することが判明した。マイクロプ
ロセッサはそれがホストバスへのアクセス（コード又は
データミス）を必要とするまで前記の処理を行い、その
時点でマイクロプロセッサは保持要求が依然として有効
であればデータ保持を行う。保持要求後のこのような動
作によりマイクロプロセッサの実効速度は制御できなく
なる。

【００１１】

【課題を解決するための手段】本発明はパーソナルコン
ピュータのマイクロプロセッサの速度制御に関する従来
の技術の問題点と欠点を解消するための、何人かのマイ
クロコンピュータの設計者と技術者により数カ月にわた
る努力の結果である。

【００１２】本発明の１実施例はインテル８０４８６マ
イクロプロセッサのオンチップ８キロバイトキャッシュ
を、マイクロプロセッサの実効速度の変更中に使用不能
にするためのマイクロコンピュータアーキテクチャであ
る。遅い速度（第２速度）でマイクロプロセッサと対話
することが必要なコンピュータ部品がマイクロプロセッ
サと接続される。プログラム可能なタイマーがマイクロ
プロセッサの保持要求入力にプログラムされたデューテ
ィサイクルのパルス列を送り、それによってマイクロプ
ロセッサは例えば２５又は３３メガヘルツ〕ＭＨｚ）の
通常速度（第１速度）、又は例えば６又は８ＭＨｚのよ
り遅い実効速度（第２速度）で動作する。

【００１３】ハードウェア制御機構が８０４８６マイク
ロプロセッサのフラッシュ及びケン（ＦＬＵＳＨ　ａｎ
ｄ　ＫＥＮ）制御入力に接続されている。このハードウ
ェア制御機構は、マイクロプロセッサが第１速度から第
２速度へと実効速度を変更するとキャッシュをフラッシ
ュし、使用不能にする。

【００１４】ソフトウェア制御機構は８０４８６マイク
ロプロセッサの制御レジスタＣＲＯのビット２９及び３
０をプログラムする。このビットによってキャッシュは
適正な状態に符号化される。８０４８６マイクロプロセ
ッサの実効速度が第２速度から第１速度に変化する時、
キャッシュは符号化された状態になる。

【００１５】本発明によって８０４８６マイクロプロセ
ッサの実効速度は測定、制御可能であり、確実になる。 更に内部と外部の双方のソフトウェアが８０４８６マイ
クロプロセッサとの独自の通信経路を各々有している。

【００１６】本発明の別の実施態様はマイクロコンピュ
ータアーキテクチャにおいて８０４８６マイクロプロセ
ッサの８キロバイトの内部キャッシュを使用不能にし、
かつそれを適正な状態に復元するための方法である。こ
の方法には８０４８６マイクロプロセッサの実効速度を
減速するべき場合にマイクロプロセッサの制御入力に第
１信号を送って、第１信号を受信するとキャッシュをフ
ラッシュし、オフに切り換える手順が含まれる。８０４
８６マイクロプロセッサの実効速度を復元するべき場合
にはマイクロプロセッサの制御入力に第２信号を送って
、第２信号を受信するとキャッシュをオン状態にし、キ
ャッシュの状態をマイクロプロセッサの制御レジスタＣ
ＲＯのビット２９及び３０により符号化された状態に復
元する。

【００１７】この方法によって８０４８６マイクロプロ
セッサの実効速度は測定、制御可能になり、確実になる
。更にキャッシュの状態に関する情報を記憶するための
マイクロプロセッサとシステム記憶装置（通常はＤＲＡ
Ｍ）との対話は不要になる。何故ならば、この状態は制
御レジスタＣＲＯ内に予め記憶され、継続的に更新され
るからである。

【００１８】本発明のその他の目的と利点は当業者には
図面を参照した以下の詳細な説明によって明らかになろ
う。補足的な目的と利点も以下の説明に組み入れられる
ものである。

【００１９】

【実施例】図１は本発明を実施する環境を示したもので
ある。本発明の理解を助けるため、最初に本発明の環境
を説明する。

【００２０】図１ではインテル８０４８６マイクロプロ
セッサ１０２は例えば２５ＭＨｚ又は３３ＭＨｚのクロ
ック周波数でクロック１０４と共に動作する。８０４８
６マイクロプロセッサ１０２より遅いマイクロプロセッ
サ速度を要するコンピュータ部品Ｘと対話している。よ
り遅い速度を要するマイクロコンピュータ部品Ｘの例と
してはコピープロテクトを備え、更に例えば６又は８Ｍ
Ｈｚで動作する機種のようなより緩速のマイクロコンピ
ュータの動作用に設計された応用ソフトウェアプログラ
ムを備えたフロッピーディスクである。

【００２１】８０４８６マイクロプロセッサ１０２の速
度を落とすには、パルス列の形式の信号がプログラム可
能Ｓ／Ｗタイマー１０６から８０４８６マイクロプロセ
ッサ１０２内のバス制御論理１０８に送られる。８０４
８６マイクロプロセッサ１０２によって認識される保持
要求がある間は、マイクロプロセッサ１０２はホストバ
ス１１２をアクセスしない。しかし、プログラム可能Ｓ
／Ｗタイマー１０６からのパルス列信号は８０４８６マ
イクロプロセッサ１０２に到達する前に仲裁論理１１０
を通過する。仲介論理１１０は例えばバスマスター（図
示せず）のような多くの他のマイクロコンピュータ部品
からの保持要求と共に、プログラム可能Ｓ／Ｗタイマー
１０６からの保持要求を優先する。別のマイクロコンピ
ュータ部品は記憶装置（通常はＤＲＡＭ）の更新、記憶
装置の直接アクセス、又はその他の機能中に保持状態を
要求する。

【００２２】マイクロプロセッサ１０２の速度が低下す
る時、実際にはその「実効」速度だけが変化する。実効
速度の概念は図２を参照することにより理解できる。図
２はプログラム可能Ｓ／Ｗタイマー１０６により発生さ
れるパルス列を示している。期間Ｔの間、パルス列によ
って８０４８６マイクロプロセッサ１０２はｙの期間だ
け保持状態にされ、（Ｔ−ｙ）の期間だけ起動する。言
い換えると、８０４８６マイクロプロセッサ１０２が本
発明の実施例で２５ＭＨｚで刻時されている場合、マイ
クロプロセッサ１０２は時間ｙの間はホストバスをアク
セスせず、（Ｔ−ｙ）の期間中、そのクロック速度で通
常に機能する。

【００２３】その結果、パルス列期間Ｔの平均速度に等
しいマイクロプロセッサの実効速度が達成される。更に
詳細に述べると、８　　１／３ＭＨｚの実効速度を達成
するためには１／３Ｔの起動状態と、２／３Ｔの保持状
態でプログラム可能Ｓ／Ｗタイマー１０６からパルス列
が送られなければならない。

【００２４】マイクロプロセッサ１０２の浮動小数点方
式の装置（ＦＰＵ）１１４と演算装置（ＡＬＵ）１１６
は保持状態の間もコードを実行し、マイクロプロセッサ
の８キロバイト（Ｋｂ）内部キャッシュ１１８からのデ
ータを処理し続けることができる。マイクロプロセッサ
１０２とその内部キャッシュ１１８はマイクロプロセッ
サ１０２が（コード又はデータミスにより）ホストバス
１１２へのアクセスを要するまで動作可能であろう。こ
のような場合、保持状態が依然として有効ならばマイク
ロプロセッサ１０２は実行を停止する。保持状態中のこ
の動作がマイクロプロセッサ１０２の実効速度を変化さ
せる。それによってマイクロプロセッサの速度を制御し
、予測することができなくなるので、このような作用は
不利である。

【００２５】図３は本発明が図１の環境で実施された場
合の態様を示している。コンピュータ部品Ｘの速度要求
に適応するために実効速度が低下する毎に、内部８Ｋｂ
キャッシュの状態は使用不能にされなければならない。 部品Ｘは例えばコピープロテクトタイミングアルゴリズ
ムを備えた応用ソフトウェアプログラムを有するフロッ
ピーディスクでよい。

【００２６】本発明のアーキテクチャの方法はインテル
８０４８６マイクロプロセッサ１０２の内部８Ｋｂキャ
ッシュを制御するためハードウェア（Ｈ／Ｗ）とソフト
ウェア（Ｓ／Ｗ）の双方のアプローチを行っている。内
部８Ｋｂキャッシュ１１８は外部コンピュータ部品Ｘへ
のアクセス中にＩ／Ｏ制御ポート（Ｈ／Ｗ；図示せず）
を介してＢＩＯＳによって制御される。このポートでの
制御ビットはＦＬＵＳＨ（図示せず）と、ＫＥＮ（図示
せず）である。ＦＬＵＳＨは能動的な低ビット（ａｃｔ
ｉｖｌｏｗ）であり、キャッシュ１１８をフラッシュす
るため短時間しか、すなわちパルス式にしか表明されな
い。ＫＥＮは能動的な低ビットであり、キャッシュ１１
８を使用不能状態に保つためには低速動作の間中、表明
されなければならない。８Ｋ内部キャッシュ１１８は８
０４８６マイクロプロセッサ制御レジスタＣＲＯ（図示
せず）を介しても制御可能である。当該の制御レジスタ
ＣＲＯのビットはビット２９（書き込みせず；ｎｏｔｗ
ｒｉｔｅｔｈｒｏｕｇｈ）及びビット３０（キャッシュ
使用不能）である。

【００２７】キャッシュ１１８が起動可能な期間中、す
なわち言い換えると８０４８６マイクロプロセッサ１０
２が定常速度（通常は最大速度）で動作している時に制
御レジスタＣＲＯがキャッシュ１１８の実際の状態を決
定する。

【００２８】８Ｋ内部キャッシュ１１８をフラッシュし
、使用不能にするため、ブロック３４０のＢＩＯＳはラ
イン３４２上のハードウェア制御（Ｈ／Ｗ　　ＣＮＴＬ
）信号を８０４８６マイクロプロセッサ１０２内のハー
ドウェアキャッシュ制御論理３３２に表明することがで
きる。８０４８６マイクロプロセッサ１０２内のハード
ウェアキャッシュ制御論理３３２はＩ／Ｏ制御ポート（
Ｈ／Ｗ；図示せず）のＦＬＵＳＨ及びＫＥＮビットを介
してアクセスされる。

【００２９】８Ｋ内部キャッシュ１１８がハードウェア
キャッシュ制御論理３３２によってフラッシュされ、使
用不能にされている期間、ブロック３４４のソフトウェ
ア制御からのソフトウェア制御（Ｓ／Ｗ　　ＣＴＲＬ）
信号がライン３４６を経て継続的にＳ／Ｗキャッシュ制
御論理３３６をプログラムする。ソフトウェア制御には
次のものが含まれよう。（１）応用ソフトウェア、（２
）応用ソフトウェアに従ったＢＩＯＳ、又は（３）ユー
ザである。 このプログラミングによってキャッシュ１１８が再度使
用可能にされる時に８Ｋ内部キャッシュ１１８の状態が
どうあるべきであるかが指示される。

【００３０】キャッシュ１１８が使用不能である期間中
にＳ／Ｗキャッシュ制御論理３３６が作用を受けない場
合は、再度使用可能にされた時のキャッシュ１１８の現
在の状態はキャッシュ１１８がブロック３４０のＢＩＯ
Ｓによりフラッシュされ、使用不能にされる以前の状態
である。

【００３１】キャッシュ１１８を再度使用可能にする場
合は、ライン３４２上のハードウェア制御信号は表明さ
れない。そこでキャッシュ１１８はＳ／Ｗキャッシュ制
御論理３３８の制御レジスタＣＲＯのビット２９及び３
０を観察して、どの状態をとるべきかを決定する。次に
キャッシュ１１８はソフトウェアプログラムされた制御
レジスタＣＲＯによって指示された状態になる。従って
キャッシュの状態は自動的に決定される。

【００３２】図４は本発明の各々のライン３４２及び３
４６上のＨ／Ｗ及びＳ／Ｗ制御信号の有効な論理関係の
高レベルのグラフである。キャッシュ１１８を「オン」
状態にするためには、Ｈ／Ｗ及びＳ／Ｗ制御の双方が状
態を検定しなければならない。言い換えると、制御の一
方又は双方がキャッシュ１１８をオフ状態に切り換えら
れる。

【００３３】本発明は説明した好適な実施例に限定され
るものではなく、前述の例は説明目的のためにのみ開示
されたことが了解されよう。従って、本発明の範囲は前
述の記述及び図面で説明されている特許請求項によって
限定されるものである。

【００３４】

【発明の効果】以上のように、本発明によって８０４８
６マイクロプロセッサの実効速度は測定、制御可能であ
り、確実になる。更に内部と外部の双方のソフトウェア
が８０４８６マイクロプロセッサとの独自の通信経路を
各々有することが可能になる。

【００３５】また、キャッシュの状態に関する情報を記
憶するためのマイクロプロセッサとシステム記憶装置と
の対話は不要になる。

【図面の簡単な説明】

【図１】本発明を実施するためのマイクロコンピュータ
環境を示している。

【図２】インテルの８０４８６マイクロプロセッサ１０
２の実効速度を制御するプログラマブルＳ／Ｗタイマ１
０６から送られたパルス列を示しており、横軸は時間で
あり立て軸は８０４８６マイクロプロセッサの状態であ
る。

【図３】図１の環境を実行するための本発明を示してい
る。

【図４】本発明のＨ／ＷとＳ／Ｗの間の実効論理関係を
示す高レベルの回路図である。

【符号の説明】

１０２…８０４８６マイクロプロセッサ１０４…クロッ
ク １０６…プログラマブルＳ／Ｗタイマ １０８…バス制御論理 １１０…仲介論理 １１２…ホストバス

Claims (1)

【特許請求の範囲】
1. 【請求項１】インテル８０４８６マイクロプロセッサの
   オンチップ８Ｋバイトキャッシュをマイクロプロセッサ
   の速度変更中使用不能にするためのマイクロコンピュー
   タアーキテクチャであって： インテル８０４８６マイクロプロセッサは８Ｋバイト内
   部キャッシュを備えて、第１の速度で動作し；コンピュ
   ータコンポーネントは前記マイクロプロセッサに接続さ
   れ、前記第１速度よりも遅い第２速度で前記マイクロプ
   ロセッサとの対話を要求し； マイクロプロセッサを前記第１及び第２速度に対応する
   実効速度で動作させるべく、タイマが前記マイクロプロ
   セッサの保持要求に接続されて、第１及び第２のパルス
   列を前記保持要求に転送するように構成され；ハードウ
   ェア制御が、前記マイクロプロセッサのフラッシュ及び
   ケン（ＦＬＵＳＨａｎｄ　ＫＥＮ）制御入力に接続され
   て、前記第１速度から前記第２速度に前記マイクロプロ
   セッサの実効速度の変更時に前記キャッシュをフラッシ
   ュし使用不能にするように構成され、前記第２速度から
   前記第１速度に前記マイクロプロセッサの実効速度の変
   更時に前記キャッシュを再使用可能にするように構成さ
   れ；ソフトウェア制御が、前記マイクロプロセッサの制
   御レジスタＣＲＯに接続されて、前記レジスタＣＲＯ内
   の前記キャッシュの適切な状態をセットするように構成
   されて、さらに前記キャッシュが前記第２速度から前記
   第１速度への前記マイクロプロセッサの実効速度の変更
   時に適切な状態にあるようにされることを特徴とする、
   コンピュータアーキテクチャ。