JPH04216284A - Ｈｄ―ｍａｃ型映像信号に関連したディジタル制御データの処理方法及びその方法による装置 - Google Patents

Ｈｄ―ｍａｃ型映像信号に関連したディジタル制御データの処理方法及びその方法による装置

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JPH04216284A
JPH04216284A JP3050156A JP5015691A JPH04216284A JP H04216284 A JPH04216284 A JP H04216284A JP 3050156 A JP3050156 A JP 3050156A JP 5015691 A JP5015691 A JP 5015691A JP H04216284 A JPH04216284 A JP H04216284A
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JP
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digital control
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data
circuit
processing
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JP3050156A
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Francis Tran
トラン　　フランシス
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Original Assignee
Laboratoire Europeen de Recherches Electroniques Avancees SNC
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＨＤ−ＭＡＣ型の映像
信号に関連したディジタル制御データを処理する方法に
関すると共に、この方法を実施した装置に関する。
【０００２】
【従来の技術】ハイビジョン線において映像信号を伝送
する際に発生する一般的な問題点は、伝送チャネルが狭
過ぎることにある。従って、ＨＤ−ＭＡＣ型の映像信号
の場合に、約４の係数による帯域圧縮が達成される必要
がある。この伝送を行なうために、ユーレカ計画（Ｅｕ
ｒｅｋａ　Ｐｒｏｊｅｃｔ）の参加者は、非常に良好な
フレーム解像度（空間的な精細度）を有するフレーム再
生と、フレームの時間再生との間での効率的な妥協を得
るので、良好に動作する帯域圧縮システムを開発して達
成した。選択した原理は、送信されるべきフレームの時
間的な分解能に対する圧縮モードを採用することからな
る。選択した標準に基づいて、８０ｍｓ、２０ｍｓ及び
４０ｍｓ圧縮モードと呼ばれる３通り可能な圧縮モード
が用いられる。これらの圧縮モードはそれぞれ、フレー
ムについて空間的な精細度又は時間的な分解能を保持し
、又はこれら２つの品質間での妥協を得ている。従って
、この場合には、映像信号の適応処理が用いられる。こ
の処理を実行するために、固有の映像信号に加えて、デ
ィジタル制御データが伝送されなければならない。この
ディジタル制御データには、同期情報と、動きベクトル
・データ又は伝送モードにおけるデータのように、実行
されるべき処理の形式についての情報とが含まれている
。このディジタル制御データは、ディジタル支援データ
として一般的に知られており、ＤＡＴＶ（ディジタル支
援テレビジョン）情報と呼ばれているものである。従っ
て、受信機は、ＨＤ−ＭＡＣ型の映像信号を処理するた
めに、このディジタル制御データをデコードできるもの
でなければならない。
【０００３】従って、ＨＤ−ＭＡＣ型の映像信号に関連
するＤＡＴＶディジタル制御データは、デコード・シス
テム、例えば図１に示すものによりデコードされる。１
９８８年ＩＥＥＥ学会発行　２９３の記事に明確に記載
されているように、特にディジタル支援データの複数部
分は、使用している伝送モードを表わすデータ即ち”Ｂ
Ｄ”と呼ばれる分岐判断データと、ＭＶという動きベク
トル・データとを表わすデータを含む。これらのデータ
は全て、１１ビットにより符号化されており、フレーム
・ブロックに関するものである。 図１に示すように、デコード装置は、メモリＲＡＭ１及
びＲＡＭ２（ＲＡＭ　＝ランダム・アクセス・メモリ）
と呼ぶ２つのメモリを有し、各メモリは処理期間、即ち
、偶数フレーム及び奇数フレームに対応するＤＡＴＶデ
ィジタル制御データを記憶することができる。例えば、
前述により、各メモリは少なくとも６４８０符号化ワー
ドの容量を有する。図１に示すように、これら２つのメ
モリは、固有にデコーダ１に接続されている。デコーダ
１はメモリＲＡＭ　１　及びＲＡＭ　２　を制御するた
めの制御回路２を備えている。この制御回路２は、ＤＡ
ＴＶディジタル制御データを入力しており、以下で説明
する読み出し及び書き込みモードにおいてメモリＲＡＭ
　１　及びＲＡＭ　２　の機能を管理している。更に、
デコーダ１は制御回路２に接続されて制御信号を入力し
ているタイム・ベース回路３も備えている。このタイム
・ベース回路３は、デコーダ１の外部処理回路にそれぞ
れＳＹＮＣＲＯ０、ＳＹＮＣＲＯ　１、ＳＹＮＣＲＯ　
２、．．．．、ＳＹＮＣＲＯ　Ｘにより示す異なる同期
信号を出力している。更に、デコーダ１は、デコード・
テーブルを格納しているＲＯＭ　（読み出し専用メモリ
）４を有する。ＲＯＭ４　は制御回路２の出力に接続さ
れている。マルチプレクサ５はＲＯＭ４の出力に接続さ
れている。マルチプレクサ５は、ＤＡＴＶディジタル制
御データに含まれている分岐判断データＢＤを入力して
いる。マルチプレクサ５は、奇数フレーム基準ＢＤ−Ｏ
ＦＲの分岐判断データＢＤ及び偶数フレーム基準ＢＤ−
ＥＦＲからの分岐判断データＢＤをそれぞれ入力してい
る。マルチプレクサ５は、遅延回路６に送出されるデコ
ードされた分岐判断情報の一部分を出力して、以下で詳
細に説明する他のＤＡＴＶディジタル制御データの処理
による遅延を補償している。従って、遅延回路６の出力
において、ＢＤ０　により示す分岐判断情報の非遅延部
分が得られる。更に、ＲＯＭ４の出力は動きベクトル（
ＭＶ）データ・アドレス処理回路７に接続されている。 このＭＶデータ・アドレス処理回路７は、偶数フレーム
に対応し、かつＭＶ−ＥＦＲにより示す動きベクトル・
データと、奇数フレームに対応し、かつＭＶ−ＯＦＲに
より示す動きベクトル・データとを出力する。動きベク
トル・データＭＶ−ＯＦＲ及びＭＶ−ＥＦＲはマルチプ
レクサ８により多重化され、これによって動きベクトル
・データ　ＭＶ０の非遅延部分がその出力に得られる。 例えば、偶数フレーム及び奇数フレームに対応する処理
期間、即ち８０ｍｓにおいて符号化されたＤＡＴＶディ
ジタル制御データは、対応する映像信号の８０ｍｓ前に
送信される。これは、読出しモード及び書込みモードに
おいて２つのメモリＲＡＭ１及びＲＡＭ２を交互に用い
ることを意味している。従って、読出しモードにおいて
動作するメモリＲＡＭ１に予め記憶されたＤＡＴＶディ
ジタル制御データを処理する際は、次の処理期間のＤＡ
ＴＶディジタル制御データが書込みモードにおいて動作
するメモリＲＡＭ２に記憶される。従って、このデコー
ド装置により、デコーダ１の出力からデコードされた２
ビットの分岐判断データＢＤ０　、及びデコードされた
８ビットの動きベクトル・データ　ＭＶ０が得られる。 しかし、通過帯域圧縮デコーダと呼ぶ映像信号処理回路
も、分岐判断データＢＤ０　に対して２０ｍｓ、６０ｍ
ｓ、８０ｍｓそれぞれ遅延されている分岐判断データＢ
Ｄ４、ＢＤ２、ＢＤ１、及び動きベクトル・データ　Ｍ
Ｖ０に対して６０ｍｓ遅延されている動きベクトル・デ
ータＭＶ２　を用い、使用している圧縮モードの関数と
して映像信号の適当な処理を実行させているので、分岐
判断データＢＤ０　及び動きベクトル・データ　ＭＶ０
も遅延される必要がある。図１に示すように、この遅延
は、２０ｍｓ又はそれ以上の遅延を与えることができる
フィールド・メモリのような遅延回路を用いることによ
り、到達される。これらのフィールド・メモリは、図１
において９ａ、９ｂ、９ｃ、９ｄ、１０ａ、１０ｂ　及
び１０ｃ　により示されている。従って、分岐判断デー
タＢＤ４　はフィールド・メモリ９ａの出力から得られ
、分岐判断データＢＤ２　はフィールド・メモリ９ｃの
出力から得られ、分岐判断データＢＤ１　はフィールド
・メモリ９ｄの出力から得られ、かつ動きベクトル・デ
ータＭＶ２　はフィールド・メモリ１０ｃの出力から得
られる。
【０００４】更に、図１に示すように、デコーダ１は、
付加的な支援データＢＤＸ　及び動きベクトル・データ
ＭＶＸ　に加えて、同期信号をいくつか時間遅延させた
信号を発生させる必要がある。これらの同期信号には、
例えば、ラインの同期情報、ラインのパリティ情報、フ
ィールド・パリティ情報及びフレーム・パリティ情報が
含まれる。これら固有の遅延を有する信号は、映像信号
の処理装置において異なる回路に接続されるべきである
。これらの遅延は数クロック・サイクル（３７ｎｓ）か
ら数ライン周期（３２　μｓ）まで変化する。従って、
図１に示すように、これら全ての信号を並列に伝送する
ためには、印刷回路上で多数の相互接続が必要となる。 更に、遅延回路は付加的な集積回路により作ることがで
きる。これは、デコード装置全体を製造するためのコス
トを高いものにする。
【０００５】従って、本発明は、ＨＤ−ＭＡＣ型の映像
信号に関連したディジタル制御データの処理の新しい方
法及びこれを実現する新しいに装置を提供するすること
により、前記欠点を克服することを目的とする。
【０００６】
【課題を解決するための手段】従って、本発明の目的は
、ＨＤ−ＭＡＣ型映像信号に関連したディジタル制御デ
ータの処理方法であって、第１の処理期間においては、
次の処理期間の映像信号に関連したディジタル制御デー
タをデコードすると共に、ｎ連続期間（ｎ≧２）に対応
する前記ディジタル制御データを記憶し、次いで記憶し
た前記ディジタル制御データに固有の遅延をもって、前
記ディジタル制御データの所望部分を並列出力するよう
に、前記ディジタル制御データを時分割形式でデコード
するものである。
【０００７】前記処理期間は、好ましいものとして、そ
れぞれ偶数フレーム及び奇数フレームである２フレーム
の伝送期間に対応している。
【０００８】本発明の好ましい実施例によれば、前記デ
ィジタル制御データは循環順列により管理されたｎ＋１
個のメモリにより記憶されると共に、前記メモリのうち
の１つが書込みモードにある間に、他のメモリは読出し
モードにある。
【０００９】本発明の他の特徴によれば、デコーダの出
力から得られるディジタル制御データの複数部分と、同
期データの複数部分とが、２つの１ビット信号線を有す
る少なくとも一つの直列バスにより前記処理回路に送信
される。これは、デコード装置を形成している印刷回路
上自、設けるべき出力数を少なくさせる。例えば、同期
データの複数部分と、ディジタル支援情報の複数部分と
は、それ自身の遅延が必要な処理回路へ連続的に送出さ
れ、前記処理回路それ自体も同期信号の遅延を発生して
いる。
【００１０】更に、本発明は前記方法を実現する装置に
も関連している。本発明によれば、この装置は、それぞ
れ処理期間に関連した前記ディジタル制御データを記憶
することができる３つのメモリと、前記ディジタル制御
データ（ＤＡＴＶ）を受信し、かつ循環順列により前記
メモリを管理するメモリ制御回路と、前記メモリ制御回
路に接続され、かつ複数の同期信号を発生するタイム・
ベ−ス回路と、前記メモリ制御回路の出力に接続された
デコード・テーブルと、前記デコード・テーブルの出力
に接続された同期回路と、前記デコード・テーブルの出
力に接続され、第１の処理期間に対応する偶数フレーム
及び奇数フレームの動きベクトル・データ（ＭＶ）を、
並列に、送出する第１のアドレス処理回路と、前記同期
回路の出力に接続され、かつ第２の処理期間に対応する
偶数フレーム及び奇数フレームの動きベクトル・データ
（ＭＶ）を、並列に、送出する第２のアドレス処理回路
と、前記２つのアドレス処理回路から来る動きベクトル
・データ（ＭＶ）を入力し、動きベクトル・データＭＶ
０　及びＭＶ２を、並列に、送出するマルチプレクサと
、それぞれ前記デコード・テーブル及び前記同期回路の
入力で、連続する２つの処理期間に対応する偶数フレー
ム及び奇数フレームの分岐判断データ（ＢＤ）を入力し
たマルチプレクサと、前記マルチプレクサの出力の接続
され、前記ディジタル制御データ（ＤＢ０、ＤＢ１、Ｂ
Ｄ２、ＢＤ４）　を、並列に、送出する遅延回路とを備
えている。
【００１１】本発明の他の特徴によれば、更に前記装置
は、デコードされた前記ディジタル制御データ（ＤＢ０
、ＤＢ１、ＢＤ２、ＢＤ４、ＭＶ０及びＭＶ２）を入力
し、かつ２つの１ビット信号線により構成された少なく
とも一つのバスに直列に送出する一連のバス・フォーマ
ット化装置を有する。
【００１２】本発明の他の特徴及び効果は、本発明によ
る処理方法を実現したデコード装置の好ましい実施例の
以下の説明から明らかとなるであろう。
【００１３】
【実施例】図２を参照して、以下、本発明によるＨＤ−
ＭＡＣ型の映像信号に関連したＤＡＴＶディジタル・デ
ータをデコードする装置の好ましい実施例を説明しよう
。従って、このデコード装置は、８０ｍｓの２周期に対
応しているディジタル制御データを記憶するように設計
された３つのメモリＲＡＭ１、ＲＡＭ２、ＲＡＭ３を備
えている。好ましいものとして各メモリＲＡＭ１、ＲＡ
Ｍ２、ＲＡＭ３は容量が少なくとも６４８０符号化ワー
ドである。８０ｍｓの２周期に対応するディジタル制御
データの記憶により、以下で詳細に説明することになる
、デコードされたディジタル制御データである分岐判断
データＢＤ０、ＢＤ１、ＢＤ２、ＢＤ４　と、　動きベ
クトル・データＭＶ０　及び　ＭＶ２とを、並列に、得
られるようにする。更に、デコーダ１００そのものは、
メモリＲＡＭ１、ＲＡＭ２、ＲＡＭ３の制御用にＲＡＭ
　制御回路１０１を内蔵している。このＲＡＭ　制御回
路１０１は図１のデコーダ１の制御回路２とほぼ同一で
ある。このＲＡＭ　制御回路１０１はＤＡＴＶディジタ
ル制御データを入力して、循環順列によりメモリＲＡＭ
１、ＲＡＭ２、ＲＡＭ３を管理する。ＲＡＭ　制御回路
１０１はタイム・ベ−ス回路１０２に接続されており、
このタイム・ベ−ス回路１０２は制御信号及びクロック
信号を入力して異なる回路に同期信号を送出する。更に
、デコーダ１００はＲＯＭ　１０３に記憶されたデコー
ド・テーブルを有する。ＲＯＭ　１０３は同期回路１０
４に接続されている。 更に、デコーダ１００は第１のマルチプレクサ１０５を
有し、マルチプレクサ１０５はその入力に、同期回路１
０４から来る奇数フレーム基準ＢＤ−ＯＦＲ＊　及び奇
数フレーム基準ＢＤ−ＯＦＲ＊　の分岐判断データＢＤ
を導入すると共に、ＲＯＭ　１０３のデコード・テーブ
ルから直接来る奇数フレーム基準ＢＤ−ＯＦＲ及び奇数
フレーム基準ＢＤ−ＯＦＲの分岐判断データＢＤを導入
している。マルチプレクサ１０５の出力はデコーダ１０
６に入力されている。デコーダ１０６は、他のデータの
処理に起因している遅延を補償するものであり、かつ望
ましい特定の遅延を付加した分岐判断データＢＤ０、Ｂ
Ｄ１、ＢＤ２、ＢＤ４　を出力する。更に、デコーダ１
００は、２つの動きベクトルＭＶアドレス処理回路１０
７及び１０７′を備えている。動きベクトルＭＶアドレ
ス処理回路１０７はＲＯＭ　１０３の出力に直接接続さ
れており、また動きベクトルＭＶアドレス処理回路１０
７′は同期回路１０４の出力に接続されている。これら
の動きベクトルＭＶアドレス処理回路１０７′は、第１
の処理期間の偶数フレーム及び奇数フレームに対応し、
ＭＶ−ＯＦＲ＊　及びＭＶ−ＥＦＲ＊　により示す動き
ベクトル・データを出力している。また、動きベクトル
ＭＶアドレス処理回路１０７′は、第２の処理期間の偶
数フレーム及び奇数フレームに対応し、ＭＶ−ＯＦＲ及
びＭＶ−ＥＦＲにより示す動きベクトル・データを出力
している。動きベクトル・データＭＶ−ＯＦＲ＊　、Ｍ
Ｖ−ＥＦＲ＊　、ＭＶ−ＯＦＲ、ＭＶ−ＥＦＲはマルチ
プレクサ１０８の入力に供給され、その出力に動きベク
トル・データ　ＭＶ０及びＭＶ２　を得る。更に、本発
明によれば、タイム・ベ−ス回路１０２から来る同期情
報の複数部分と共に、特定の遅延を有する分岐判断デー
タＢＤ０、ＢＤ１、ＢＤ２、ＢＤ４　のディジタル制御
データの全部分は、直列バス・フォーマット化回路１０
９に送出される。直列バス・フォーマット化回路１０９
は、必要なディジタル制御データを、２つの１ビット信
号線により形成されている２つの直列バスＢＵＳ１及び
ＢＵＳ２を介し、それぞれＩＣ０、ＩＣ１、ＩＣ２、．
．．、ＩＣＸ　により示す映像信号処理回路へ送出させ
る。図２に示すように、直列バスＢＵＳ１により送出さ
れた情報は、映像信号処理回路ＩＣ０　に送出される。 例えば、直列バスＢＵＳ１は分岐判断データＢＤ０　及
び動きベクトル・データ　ＭＶ０のみを映像信号処理回
路ＩＣ０　を送出する。２つの１ビット信号線Ｓ１及び
Ｓ２により形成されている直列バスＢＵＳ２においては
、他の全てのディジタル制御データ及び同期情報を他の
映像信号処理回路ＩＣ１、ＩＣ２、．．．、ＩＣＸ　に
送出する。図４を参照してこの送出に用いられる符号化
形式を説明しよう。
【００１４】特に、１ビット信号線Ｓ１は、分岐判断デ
ータＢＤ１、ＢＤ２、ＢＤ４　及び８ビットにより符号
化された信号の伝送に用いられる。例えば、基準として
３２μｓ　のＨＤＴＶラインの場合に、伝送シーケンス
は、例えば図４に示すものでもよい。１ビット信号線Ｓ
１を介して伝送される第１のワードは、ワードＦＦであ
る。このワードＦＦは、次のワードは同期ワードである
ことを示す特定のワードである。この特殊ワードは１１
１１　１１１１　の形式により符号化される。
【００１５】１ビット信号線Ｓ１を介して伝送される第
２のワードは、ワードＳＹＣ１であり、同期ワードであ
る。このワードＳＹＣ１は、”０”　にセットされた第
１のビットと、これに続く、例えば図４に示すように、
ラインの開始、ラインの終り、及びフレームのパリティ
の情報を与える７ビットである。この場合に、１フレー
ムに関連した分岐判断データＢＤを含む連続的な９０ワ
ードは、１ビット信号線Ｓ１を介して伝送される。各分
岐判断データＢＤは、分岐判断データＢＤ１、ＢＤ２、
ＢＤ４　を含み、”０”　ビットで開始する。９０ワー
ドの分岐判断データＢＤの終りで、第２のワードＦＦが
セットされ、またワードＳＹＣ２が例えばラインの終り
の情報の与える。更に、図４に示すように、動きベクト
ル・データＭＶ２に関連するデータは、分岐判断データ
ＢＤに同期して８ビット・ワードの形式により、１ビッ
ト信号線Ｓ２を介して伝送される。動きベクトル・デー
タＭＶには、複数の水平成分ＭＶＨ　及び動きベクトル
・データＭＶの複数の垂直成分ＭＶＶ　が含まれる。
【００１６】直列バスＢＵＳ２は、図２に示すように、
ＢＵＳ−ＩＮにより示す映像信号処理回路ＩＣ１　の入
力に接続されている。直列バスＢＵＳ２に送出された情
報は、出力ＢＵＳ−ＯＵＴ　と入力ＢＵＳ−ＩＮとの間
に接続されている他の映像信号処理回路ＩＣ２、．．．
、ＩＣＸ　を介して伝搬される。従って、各映像信号処
理回路ＩＣ２、．．．、ＩＣＸ　は、直列バスＢＵＳ２
の出力に応答し、直列バスＢＵＳ２において続くデータ
をそれ自体の遅延に対応した固有の遅延により次の映像
信号処理回路へ送出する。従って、直列バスＢＵＳ２を
介して入力されるＤＡＴＶディジタル制御データは、映
像データと同期状態を保持している。
【００１７】デコードされたＤＡＴＶディジタル制御デ
ータの伝送に直列バスＢＵＳ２を用いると、デコーダ１
００の出力数と共に、印刷回路の相互接続数を大幅に減
少させる。更に、直列バスＢＵＳ２を介して、第１の回
路から第２の回路へ、映像信号と同期しての伝送は、図
２に示すように、ＤＡＴＶディジタル制御データのデコ
ーダ１００と他の全ての回路との間のインターフェイス
設計を簡単なものにする。
【００１８】ここで、図３を参照して、図２のデコーダ
１００の動作について更に詳細に説明しよう。図３に示
すように、映像信号をシーケンス１、２、３、４、５に
従って送出すると、関連するディジタル制御データは、
シーケンス２、３、４、５、６に従って送出される。例
えば、映像シーケンスに関連したディジタル制御データ
は、前記映像シーケンスを進める。ＤＡＴＶディジタル
制御データは図３のＡに示す形式の循環順列により管理
されたメモリＲＡＭ１、ＲＡＭ２、ＲＡＭ３に記録され
る。従って、メモリＲＡＭ１が書込みモードにおいてシ
ーケンス２に関連したＤＡＴＶディジタル制御データを
メモリＲＡＭ１に書き込んでいるときは、メモリＲＡＭ
２及びＲＡＭ３は読出しモードにあり、それぞれシーケ
ンス１及びシーケンス０にそれぞれ関連するＤＡＴＶデ
ィジタル制御データの読み出しを可能にさせる。次いで
、メモリＲＡＭ１がシーケンス２に関連するＤＡＴＶデ
ィジタル制御データのために、読出しモードにあるとき
は、メモリＲＡＭ２は、シーケンス１に関連するディジ
タル制御データが得られるように、依然として読出しモ
ードにある。また、メモリＲＡＭ３は、シーケンス３に
関連するディジタル制御データが得られるように書込み
モードに移行し、以下順に図３のＡのタイミング図に示
すようになる。図３のＡ及びＣは、デコードされたデー
タの例を示すものであり、これらの特定の遅延によりデ
ィジタル制御データの所望組の部分を得るのを可能にす
る。ここで、図３のＢ及びＤを参照して、図３のＡにＴ
により示すシーケンス２に対応しているＤＡＴＶディジ
タル制御データをデコードする方法を説明しよう。シー
ケンス２は偶数フレーム及び奇数フレームに対応し、８
０ｍｓの期間を有する。この場合に、メモリＲＡＭ１は
、シーケンス２のディジタル制御データに対応する６４
８０符号化ワードを記憶している。図３のＢに示すサイ
クルＴ１は、メモリＲＡＭ１におけるワード１の読み出
しサイクルに対応している。 このワードのデコードは、シーケンス２に関連する分岐
判断データＢＤ及び動きベクトル・データＭＶディジタ
ル制御データを与える。同様にして、メモリＲＡＭ２は
シーケンス１に関連するＤＡＴＶディジタル制御データ
の６４８０符号化ワードを含む。Ｔ２により示すサイク
ルは、メモリＲＡＭ２におけるワード１の読み出しサイ
クルを表わす。このワードのデコードは、シーケンス１
に関連するディジタル制御データを与える。以上でデコ
ードされた情報を適当に選択することにより、分岐判断
データＢＤ及び動きベクトル・データＭＶについて必要
な全てのものが得られる。 従って、ＢＤ０＝ＢＤ−ＥＦＲ、ＢＤ１＝ＢＤ−ＥＦＲ
＊、ＢＤ２＝ＢＤ−ＥＦＲ＊、ＢＤ４＝ＢＤ−ＯＦＲ＊
、ＭＶ０＝ＭＶ−ＥＦＲ、ＭＶ２＝ＭＶ−ＥＦＲ＊　を
得る。
【００１９】図３のＣを参照して、シーケンス２の終り
で分岐判断データＢＤ及び分岐判断データＢＤを得るた
めに用いる機構を説明しよう。この場合に、サイクルＴ
’１　はメモリＲＡＭ１における６４８０符号化ワード
の読み出しサイクルを表わしている。このワードのデコ
ードはシーケンス２に関連する分岐判断データＢＤ及び
動きベクトル・データＭＶを与える。同様にして、サイ
クルＴ’２　はメモリＲＡＭ２における６４８０符号化
ワードの読み出しサイクルを表わしている。このワード
のデコードはシーケンス１に関連する分岐判断データＢ
Ｄ及び動きベクトル・データＭＶを与える。この場合も
前記ディジタル制御データの適当な選択により、あらゆ
る分岐判断データＢＤ及び動きベクトル・データＭＶを
得ることができる。従って、ＢＤ０＝ＢＤ−ＯＦＲ、Ｂ
Ｄ１＝ＢＤ−ＯＦＲ＊、ＢＤ２＝ＢＤ−ＥＦＲ、ＢＤ４
＝ＢＤ−ＯＦＲ、ＭＶ０＝ＭＶ−ＯＦＲ、ＭＶ２＝ＭＶ
−ＥＦＲを得る。
【００２０】前記実施例は２つの極端な場合、即ちシー
ケンス２の開始及び終りを示している。同一の機構を用
いることにより、他の中間的な場合をデコードしてもよ
い。いずれの場合であっても、連続する２つのシーケン
スから来るＤＡＴＶディジタル制御データは、図３のＢ
及びＣから読み取るべき分岐判断データＢＤ及び動きベ
クトル・データＭＶを遅延した全てのものから得る必要
がある。
【００２１】
【発明の効果】従って、デコーダを用いることにより、
従来技術の回路において用いた２０ｍｓフィールド・メ
モリと共に、遅延回路の省略が可能である。これらの回
路は、６４８０×１１ビット・ワードの一個のメモリＲ
ＡＭ２により置換されるので、回路のコストを大幅に低
減させる。
【図面の簡単な説明】
【図１】従来技術によるデコード装置のブロック図であ
る。
【図２】本発明によるデコード装置のブロック図である
。
【図３】図２の装置内で作成されるＨＤ−ＭＡＣ型の映
像信号に関連するディジタル制御データの処理の方法を
説明するシーケンス図である。
【図４】２線直列バスのタイミング図である。
【符号の説明】
１００、１０２、１０４、１０６　　　　デコーダ１０
１　　　　　　　　　　　　　　　　　　　　　　　　
　　　　ＲＡＭ　制御回路１０３　　　　　　　　　　
　　　　　　　　　　　　　　　　　　ＲＯＭ　１０５
、１０８　　　　　　　　　　　　　　　　　　　　マ
ルチプレクサ１０７、１０７′　　　　　　　　　　　
　　　　　　　動きベクトルＭＶアドレス処理回路 １０９　　　　　　　　　　　　　　　　　　　　　　
　　　　　　直列バス・フォーマット化回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】第１の処理期間のときに、次の処理期間の
    映像信号に関連したディジタル制御データをデコードす
    るＨＤ−ＭＡＣ型映像信号に関連したディジタル制御デ
    ータの処理方法において、ｎ連続期間（ｎ≧２）に対応
    する前記ディジタル制御データを記憶し、次いで記憶し
    た前記ディジタル制御データに固有の遅延をもって前記
    ディジタル制御データの所望部分を並列出力するように
    、前記ディジタル制御データを時分割形式でデコードす
    ることを特徴とするＨＤ−ＭＡＣ型映像信号に関連しデ
    ィジタル制御データの処理方法。
  2. 【請求項２】前記処理期間はそれぞれ偶数フレーム及び
    奇数フレームである２フレームの伝送期間に対応するこ
    とを特徴とする請求項１記載のＨＤ−ＭＡＣ型映像信号
    に関連したディジタル制御データの処理方法。
  3. 【請求項３】前記ディジタル制御データは循環順列によ
    り管理されたｎ＋１個のメモリに記憶されると共に、前
    記メモリのうちの１つが書込みモードにある間に、他の
    メモリは読出しモードにあることを特徴とする請求項１
    記載のＨＤ−ＭＡＣ型映像信号に関連したディジタル制
    御データの処理方法。
  4. 【請求項４】各メモリは６４８０Ｘ１１ビット・モード
    を有することを特徴とする請求項３記載のＨＤ−ＭＡＣ
    型映像信号に関連したディジタル制御データの処理方法
    。
  5. 【請求項５】前記ディジタル制御データは遅延のない分
    岐判断データ（ＢＤＯ）　により構成され、前記遅延さ
    れた分岐判断データはそれぞれ２０　ｍｓ（ＢＤ４）、
    ６０ｍｓ（ＢＤ２）　及び８０ｍｓ（ＢＤ１）　と、遅
    延のない動きベクトル・データ（ＭＶ）及び６０ｍｓに
    より遅延された動きベクトル・データ（ＭＶ２）　とに
    より構成されたことを特徴とする請求項１記載のＨＤ−
    ＭＡＣ型映像信号に関連したディジタル制御データの処
    理方法。
  6. 【請求項６】特有の遅延を有するディジタル制御データ
    の複数部分と、同期データとは、２つの１ビット信号線
    を有する少なくとも一つの直列バスにより前記処理回路
    に送信されることを特徴とする請求項１記載のＨＤ−Ｍ
    ＡＣ型映像信号に関連したディジタル制御データの処理
    方法。
  7. 【請求項７】前記分岐判断データ（ＤＢ１、ＢＤ２、Ｂ
    Ｄ４）　及び前記同期データの送信には第１の線を用い
    、前記分岐判断データ（ＤＢ）に同期した前記動きベク
    トル・データ（ＭＶ２）　の送信には他の線を用いるこ
    とを特徴とする請求項６記載のＨＤ−ＭＡＣ型映像信号
    に関連したディジタル制御データの処理方法。
  8. 【請求項８】前記第１の線の送信シーケンスはＨＤＴＶ
    （ハイビジョン）線に基づいており、特殊ワードと、第
    １の同期ワードと、それぞれ前記分岐判断データＤＢ１
    、　ＤＢ２、ＤＢ４を含む９０分岐判断データ（ＢＤ）
    と、第２の特殊ワードと、第２の同期ワードと有するこ
    とを特徴とする請求項７記載のＨＤ−ＭＡＣ型映像信号
    に関連したディジタル制御データの処理方法。
  9. 【請求項９】前記ディジタル制御データＢＤ０　及び動
    きベクトル・データＭＶ０　は２つの１ビット線信号を
    含む第２の直列バスにより、関連の前記処理回路に送信
    することを特徴とする請求項６記載のＨＤ−ＭＡＣ型映
    像信号に関連したディジタル制御データの処理方法。
  10. 【請求項１０】請求項１による方法を実施した装置にお
    いて、前記装置は、それぞれ処理期間に関連した前記デ
    ィジタル制御データを記憶することができる３つのメモ
    リと、前記ディジタル制御データ（ＤＡＴＶ）を受信し
    、かつ循環順列により前記メモリを管理するメモリ制御
    回路と、前記メモリ制御回路に接続され、かつ複数の同
    期信号を発生するタイム・ベ−ス回路と、前記メモリ制
    御回路の出力に接続されたデコード・テーブルと、前記
    デコード・テーブルの出力に接続された同期回路と、前
    記デコード・テーブルの出力に接続され、第１の処理期
    間に対応する偶数フレーム及び奇数フレームの前記動き
    ベクトル・データ（ＭＶ）を、並列に、送出する第１の
    アドレス処理回路と、前記同期回路の出力に接続され、
    かつ第２の処理期間に対応する偶数フレーム及び奇数フ
    レームの前記動きベクトル・データ（ＭＶ）を、並列に
    、送出する第２のアドレス処理回路と、前記２つのアド
    レス処理回路から来る動きベクトル・データ（ＭＶ）を
    入力し、動きベクトル・データＭＶ０　及びＭＶ２　を
    、並列に、送出するマルチプレクサと、それぞれ前記デ
    コード・テーブル及び前記同期回路の入力で、連続する
    前記２つの処理期間に対応する偶数フレーム及び奇数フ
    レームの前記分岐判断データ（ＢＤ）を入力したマルチ
    プレクサと、前記マルチプレクサの出力の接続され、前
    記ディジタル制御データ（ＤＢ０、ＤＢ１、ＢＤ２　及
    びＢＤ４）を、並列に、送出する遅延回路とを備えてい
    ることを特徴とする装置。
  11. 【請求項１１】更に、入力に、デコードされた前記ディ
    ジタル制御データ（ＤＢ０、ＤＢ１、ＢＤ２、ＢＤ４、
    ＭＶ０及びＭＶ２）を入力し、かつ２つの１ビット信号
    線により構成された少なくとも一つのバスに直列に送出
    する一連のバス・フォーマット化装置を備えていること
    を特徴とする装置。
JP3050156A 1990-02-23 1991-02-25 Ｈｄ―ｍａｃ型映像信号に関連したディジタル制御データの処理方法及びその方法による装置 Withdrawn JPH04216284A (ja)

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FR9002259 1990-02-23

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EP0443921B1 (fr) 1995-09-13
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