JPH04225239A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH04225239A JPH04225239A JP40747890A JP40747890A JPH04225239A JP H04225239 A JPH04225239 A JP H04225239A JP 40747890 A JP40747890 A JP 40747890A JP 40747890 A JP40747890 A JP 40747890A JP H04225239 A JPH04225239 A JP H04225239A
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- schottky
- undoped
- inalas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合電界効果トラ
ンジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ：ＦＥＴ）の構造に関するものである。
ンジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ：ＦＥＴ）の構造に関するものである。
【０００２】
【従来の技術】ヘテロ接合電界効果トランジスタの一例
として、ＩｎＧａＡｓ系の選択ドープＦＥＴを用いて説
明する。
として、ＩｎＧａＡｓ系の選択ドープＦＥＴを用いて説
明する。
【０００３】図８はＩｎＰ基板１上に形成されたＩｎＧ
ａＡｓ系選択ドープＦＥＴの従来構造を示す要部断面図
である。半絶縁性ＦｅドープＩｎＰ基板１上に、アンド
ープＩｎＡｌＡｓバッファ層２，アンドーブＩｎＧａＡ
ｓチャネル層３，アンドーブＩｎＡｌＡｓスペーサ層４
（厚さ１．５ｎｍ），Ｓｉドープ（５×１０１８ｃｍ−
３）ｎ−ＩｎＡｌＡｓ電子供給層５（厚さ１０ｎｍ），
アンドープＩｎＡｌＡｓショットキー層６を順次積層し
、ソース，ドレイン領域にｎ−ＩｎＧａＡｓキャップ層
７及びドレイン電極８，ソース電極９を形成し、ゲート
領域にゲート電極１０を形成する。
ａＡｓ系選択ドープＦＥＴの従来構造を示す要部断面図
である。半絶縁性ＦｅドープＩｎＰ基板１上に、アンド
ープＩｎＡｌＡｓバッファ層２，アンドーブＩｎＧａＡ
ｓチャネル層３，アンドーブＩｎＡｌＡｓスペーサ層４
（厚さ１．５ｎｍ），Ｓｉドープ（５×１０１８ｃｍ−
３）ｎ−ＩｎＡｌＡｓ電子供給層５（厚さ１０ｎｍ），
アンドープＩｎＡｌＡｓショットキー層６を順次積層し
、ソース，ドレイン領域にｎ−ＩｎＧａＡｓキャップ層
７及びドレイン電極８，ソース電極９を形成し、ゲート
領域にゲート電極１０を形成する。
【０００４】ＡｌＧａＡｓ系の選択ドープＦＥＴでは、
ゲート電極は電子供給層の上に直接形成されるが、Ｉｎ
ＧａＡｓ系の選択ドープＦＥＴでは、図８に示すように
ゲート電極１０と電子供給層５とを隔離するアンドープ
ＩｎＡｌＡｓショットキー層６が形成される。これはド
ービングされたｎ−ＩｎＡｌＡｓ電子供給層上にゲート
電極を形成する場合に比べ、アンドープＩｎＡｌＡｓシ
ョットキー層５を介する場合の方が、より高いゲート耐
圧を得ることができるためである。
ゲート電極は電子供給層の上に直接形成されるが、Ｉｎ
ＧａＡｓ系の選択ドープＦＥＴでは、図８に示すように
ゲート電極１０と電子供給層５とを隔離するアンドープ
ＩｎＡｌＡｓショットキー層６が形成される。これはド
ービングされたｎ−ＩｎＡｌＡｓ電子供給層上にゲート
電極を形成する場合に比べ、アンドープＩｎＡｌＡｓシ
ョットキー層５を介する場合の方が、より高いゲート耐
圧を得ることができるためである。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
ショットキー層の最適化のみでは高いトランスコンダク
タンスＧｍを保ちながら、十分なゲート耐圧を得ること
ができない。現在、高いトランスコンダクタンスＧｍを
有する選択ドープＦＥＴ（５００〜１０００ｍＳ／ｍｍ
）においては、ゲート耐圧が１Ｖ前後のものが多い。
ショットキー層の最適化のみでは高いトランスコンダク
タンスＧｍを保ちながら、十分なゲート耐圧を得ること
ができない。現在、高いトランスコンダクタンスＧｍを
有する選択ドープＦＥＴ（５００〜１０００ｍＳ／ｍｍ
）においては、ゲート耐圧が１Ｖ前後のものが多い。
【０００６】一方、選択ドープＦＥＴを低雑音用として
採用する場合、一般に動作点を飽和ドレイン電流ＩＤＳ
Ｓの１／３程度に設定する必要がある。通常作成される
選択ドープＦＥＴの飽和ドレイン電流ＩＤＳＳは３０〜
４０ｍＡのものが多く、動作点のドレイン電流ＩＤ＝１
０ｍＡとすると、ゲートバイアスが−０．５Ｖ前後、ド
レインバイアスが１Ｖ前後となり、ゲート耐圧としては
１．５Ｖ以上必要となる。従って、現在の構造の選択ド
ープＦＥＴでは高いトランスコンダクタンスＧｍを保っ
たまま低雑音用途とするのは困難である。
採用する場合、一般に動作点を飽和ドレイン電流ＩＤＳ
Ｓの１／３程度に設定する必要がある。通常作成される
選択ドープＦＥＴの飽和ドレイン電流ＩＤＳＳは３０〜
４０ｍＡのものが多く、動作点のドレイン電流ＩＤ＝１
０ｍＡとすると、ゲートバイアスが−０．５Ｖ前後、ド
レインバイアスが１Ｖ前後となり、ゲート耐圧としては
１．５Ｖ以上必要となる。従って、現在の構造の選択ド
ープＦＥＴでは高いトランスコンダクタンスＧｍを保っ
たまま低雑音用途とするのは困難である。
【０００７】
【課題を解決するための手段】本発明は上述する問題点
を解決するためになされたもので、基板上に、チャネル
層，電子供給層，ショットキー層，及び制御電極を順次
積層してなるヘテロ接合ＦＥＴにおいて、前記電子供給
層は、前記チャネル層より小さい電子親和力を有した半
導体で構成されるチャネル層接合面と、前記ショットキ
ー層より大きい電子親和力を有したショットキー接合面
と、を具備してなることを主要な構成要件としています
。
を解決するためになされたもので、基板上に、チャネル
層，電子供給層，ショットキー層，及び制御電極を順次
積層してなるヘテロ接合ＦＥＴにおいて、前記電子供給
層は、前記チャネル層より小さい電子親和力を有した半
導体で構成されるチャネル層接合面と、前記ショットキ
ー層より大きい電子親和力を有したショットキー接合面
と、を具備してなることを主要な構成要件としています
。
【０００８】ここで、前記電子供給層は、（１）チャネ
ル層と隣接して該チャネル層よりも小さい電子親和力を
もつ第１半導体層と、ショットキー層と隣接して該ショ
ットキー層よりも大きい電子親和力をもつ第２半導体層
とを積層した２層構造、（２）チャネル層と隣接して該
チャネル層よりも小さい電子親和力をもつ第１半導体層
と、ショットキー層と隣接して該ショットキー層よりも
大きい電子親和力をもつ第２半導体層と、該第２半導体
層と前記第１半導体層との間に、前記第１半導体層より
大きく前記第２半導体層より小さい電子親和力をもつ一
層以上の第３半導体層とを積層した多層構造、及び（３
）チャネル層界面では該チャネル層よりも小さい電子親
和力をもち、ショットキー層界面では該ショットキー層
よりも大きい電子親和力をもつよう連続的に組成を変化
させた半導体からなるグレーディド構造のいずれでもよ
い。
ル層と隣接して該チャネル層よりも小さい電子親和力を
もつ第１半導体層と、ショットキー層と隣接して該ショ
ットキー層よりも大きい電子親和力をもつ第２半導体層
とを積層した２層構造、（２）チャネル層と隣接して該
チャネル層よりも小さい電子親和力をもつ第１半導体層
と、ショットキー層と隣接して該ショットキー層よりも
大きい電子親和力をもつ第２半導体層と、該第２半導体
層と前記第１半導体層との間に、前記第１半導体層より
大きく前記第２半導体層より小さい電子親和力をもつ一
層以上の第３半導体層とを積層した多層構造、及び（３
）チャネル層界面では該チャネル層よりも小さい電子親
和力をもち、ショットキー層界面では該ショットキー層
よりも大きい電子親和力をもつよう連続的に組成を変化
させた半導体からなるグレーディド構造のいずれでもよ
い。
【０００９】
【作用】ゲート耐圧が低い原因として、アンドープＩｎ
ＡｌＡｓショットキー層中の不純物に関係したトンネル
電流が考えられる。このトンネル電流を押えるためには
、■アンドープＩｎＡｌＡｓショットキー層中の不純物
濃度を下げる、■ゲート耐圧の高い別の材料を用いる、
■アンドープＩｎＡｌＡｓショットキー層のエネルギー
障壁を厚くする、■アンドープＩｎＡｌＡｓショットキ
ー層中の電界強度を下げる等の方法が考えられる。 しかしながら、上記■の方法ではアンドープＩｎＡｌＡ
ｓショットキー層中の不純物濃度は原材料や製造装置に
依存しているため、容易に低減することができず、また
、上記■の方法では、格子整合及び結晶成長の問題等に
より良好な素子特性を得ることが困難であるため、現状
ではショットキー層としてアンドープＩｎＡｌＡｓを用
いざるを得ない。
ＡｌＡｓショットキー層中の不純物に関係したトンネル
電流が考えられる。このトンネル電流を押えるためには
、■アンドープＩｎＡｌＡｓショットキー層中の不純物
濃度を下げる、■ゲート耐圧の高い別の材料を用いる、
■アンドープＩｎＡｌＡｓショットキー層のエネルギー
障壁を厚くする、■アンドープＩｎＡｌＡｓショットキ
ー層中の電界強度を下げる等の方法が考えられる。 しかしながら、上記■の方法ではアンドープＩｎＡｌＡ
ｓショットキー層中の不純物濃度は原材料や製造装置に
依存しているため、容易に低減することができず、また
、上記■の方法では、格子整合及び結晶成長の問題等に
より良好な素子特性を得ることが困難であるため、現状
ではショットキー層としてアンドープＩｎＡｌＡｓを用
いざるを得ない。
【００１０】ここで図７は、従来のＩｎＧａＡｓ系選択
ドープＦＥＴのバンド図である。同図のごとく、アンド
ープＩｎＡｌＡｓ層には高い電界強度がかかっており、
またｎ−ＩｎＡｌＡｓ層によってコンダクションバンド
がフェルミレベル近傍まで引き下げられるため、実効的
なエネルギー障壁幅が狭くなる。これは、アンドープＩ
ｎＡｌＡｓ層を厚くすることによってある程度避けるこ
とは可能であるが、ゲート電極とチャネル層の２次元電
子ガスとの距離が離れるため、トランスコンダクタンス
Ｇｍの低下を招く。
ドープＦＥＴのバンド図である。同図のごとく、アンド
ープＩｎＡｌＡｓ層には高い電界強度がかかっており、
またｎ−ＩｎＡｌＡｓ層によってコンダクションバンド
がフェルミレベル近傍まで引き下げられるため、実効的
なエネルギー障壁幅が狭くなる。これは、アンドープＩ
ｎＡｌＡｓ層を厚くすることによってある程度避けるこ
とは可能であるが、ゲート電極とチャネル層の２次元電
子ガスとの距離が離れるため、トランスコンダクタンス
Ｇｍの低下を招く。
【００１１】そこで、電子供給層を最適にして、アンド
ープＩｎＡｌＡｓ層中の電界強度を下げ、同時に実効的
なエネルギー障壁を厚くする、上記■，■についた検討
した。電子供給層をなすｎ−ＩｎＡｌＡｓ層は表面空乏
と２次元電子ガスの両方に電子供給している。２次元電
子ガスを形成するには基本的にはヘテロ接合が不可欠な
ため、ｎ−ＩｎＡｌＡｓ層と２次元電子との構成を変え
るのは困難であるが、表面へ電子を供給するのは必ずし
もｎ−ＩｎＡｌＡｓ層である必要はない。そこで、図１
に示すように電子供給層の表面側をｎ−ＩｎＧａＡｓに
することによって、アンドープＩｎＡｌＡｓショットキ
ー層と電子供給層のｎ−ＩｎＧａＡｓとのバンドギャッ
プ差によりアンドープＩｎＡｌＡｓショットキー層中の
電界強度を下げ、かつそれにより実効的なエネルギー障
壁を厚くすることが可能となる。以上ＩｎＧａＡｓ系選
択ドープＦＥＴを用いて説明したが、原理的にショット
キー層を持つ選択ドープＦＥＴでは同様のことが成立す
る。
ープＩｎＡｌＡｓ層中の電界強度を下げ、同時に実効的
なエネルギー障壁を厚くする、上記■，■についた検討
した。電子供給層をなすｎ−ＩｎＡｌＡｓ層は表面空乏
と２次元電子ガスの両方に電子供給している。２次元電
子ガスを形成するには基本的にはヘテロ接合が不可欠な
ため、ｎ−ＩｎＡｌＡｓ層と２次元電子との構成を変え
るのは困難であるが、表面へ電子を供給するのは必ずし
もｎ−ＩｎＡｌＡｓ層である必要はない。そこで、図１
に示すように電子供給層の表面側をｎ−ＩｎＧａＡｓに
することによって、アンドープＩｎＡｌＡｓショットキ
ー層と電子供給層のｎ−ＩｎＧａＡｓとのバンドギャッ
プ差によりアンドープＩｎＡｌＡｓショットキー層中の
電界強度を下げ、かつそれにより実効的なエネルギー障
壁を厚くすることが可能となる。以上ＩｎＧａＡｓ系選
択ドープＦＥＴを用いて説明したが、原理的にショット
キー層を持つ選択ドープＦＥＴでは同様のことが成立す
る。
【００１２】
【実施例】次に本発明の実施例について図面を用いて説
明する。
明する。
【００１３】図１，及び図２は本発明の第１の実施例を
示す図である。半絶縁性ＩｎＰ基板（Ｆｅドープ）１上
に、アンドープＩｎＡｌＡｓバッファ層２（厚さ４００
ｎｍ）、アンドープＩｎＧａＡｓチャネル層３（厚さ２
０ｎｍ）、アンドープＩｎＡｌＡｓバッファ層４（厚さ
１．５ｎｍ）、電子供給層１５、アンドープＩｎＡｌＡ
ｓショットキー層６（厚さ２０ｎｍ）、及びＳｉドープ
（１×１０１９ｃｍ−３）ｎ−ＩｎＧａＡｓキャップ層
７（厚さ５０ｎｍ）が順次積層される。電子供給層１５
はＳｉドープ（５×１０１８ｃｍ−３）ｎ−ＩｎＡｌＡ
ｓ層１５ａ（厚さ５ｎｍ）、及びＳｉドープ（５×１０
１８ｃｍ−３）ｎ−ＩｎＧａＡｓ層１５ｂとからなる積
層構造を成す。
示す図である。半絶縁性ＩｎＰ基板（Ｆｅドープ）１上
に、アンドープＩｎＡｌＡｓバッファ層２（厚さ４００
ｎｍ）、アンドープＩｎＧａＡｓチャネル層３（厚さ２
０ｎｍ）、アンドープＩｎＡｌＡｓバッファ層４（厚さ
１．５ｎｍ）、電子供給層１５、アンドープＩｎＡｌＡ
ｓショットキー層６（厚さ２０ｎｍ）、及びＳｉドープ
（１×１０１９ｃｍ−３）ｎ−ＩｎＧａＡｓキャップ層
７（厚さ５０ｎｍ）が順次積層される。電子供給層１５
はＳｉドープ（５×１０１８ｃｍ−３）ｎ−ＩｎＡｌＡ
ｓ層１５ａ（厚さ５ｎｍ）、及びＳｉドープ（５×１０
１８ｃｍ−３）ｎ−ＩｎＧａＡｓ層１５ｂとからなる積
層構造を成す。
【００１４】尚、各層のＩｎＧａＡｓ及びＩｎＡｌＡｓ
の組成はＩｎＰ基板に格子接合しているＩｎ０・５３Ｇ
ａ０・４７Ａｓ、及びＩｎ０・５２Ａｌ０・４８Ａｓで
ある。これらの各層はＭＢＥ法により形成し、Ａｓ／（
Ｇａ＋Ｉｎ）フラックス比、Ａｓ／（Ａｌ＋Ｉｎ）フラ
ックス比をいずれも約７とする。
の組成はＩｎＰ基板に格子接合しているＩｎ０・５３Ｇ
ａ０・４７Ａｓ、及びＩｎ０・５２Ａｌ０・４８Ａｓで
ある。これらの各層はＭＢＥ法により形成し、Ａｓ／（
Ｇａ＋Ｉｎ）フラックス比、Ａｓ／（Ａｌ＋Ｉｎ）フラ
ックス比をいずれも約７とする。
【００１５】ＩｎＰ基板１は通常の方法で脱脂、エッチ
ングを行い、高集空下で３００℃に加熱してデガスした
後、ＭＢＥチャンバに導入し、５５０℃に加熱して３分
間サーマルクリーニングを行い、基板表面の酸化膜を除
去する。続いて基板加熱温度を５００℃に設定し、上記
構造をエピ成長させる。
ングを行い、高集空下で３００℃に加熱してデガスした
後、ＭＢＥチャンバに導入し、５５０℃に加熱して３分
間サーマルクリーニングを行い、基板表面の酸化膜を除
去する。続いて基板加熱温度を５００℃に設定し、上記
構造をエピ成長させる。
【００１６】上途の半導体積層構造上に、公知技術によ
りＡｕＧｅ／Ｎｉ／Ａｕからなるドレイン電極８、ソー
ス電極９を形成する。その後、ゲート領域のｎ−ＩｎＧ
ａＡｓキャップ層７をリセスエッチングにより除去し、
露出したアンドープＩｎＡｌＡｓショットキー層６上に
ゲート長０．１５μｍ，ゲート幅２００μｍのチタンゲ
ート電極１０を形成する。ゲート電極１０をなすチタン
はアンドープＩｎＡｌＡｓショットキー層６表面の酸化
膜と反応し、理想的なショットキーコンタクトが得られ
る。本第１の実施例による選択ドープＦＥＴではアンド
ープＩｎＧａＡｓチャネル層３のアンドープＩｎＡｌＡ
ｓバッファ層４界面近傍に２次元電子ガス層が形成され
る。
りＡｕＧｅ／Ｎｉ／Ａｕからなるドレイン電極８、ソー
ス電極９を形成する。その後、ゲート領域のｎ−ＩｎＧ
ａＡｓキャップ層７をリセスエッチングにより除去し、
露出したアンドープＩｎＡｌＡｓショットキー層６上に
ゲート長０．１５μｍ，ゲート幅２００μｍのチタンゲ
ート電極１０を形成する。ゲート電極１０をなすチタン
はアンドープＩｎＡｌＡｓショットキー層６表面の酸化
膜と反応し、理想的なショットキーコンタクトが得られ
る。本第１の実施例による選択ドープＦＥＴではアンド
ープＩｎＧａＡｓチャネル層３のアンドープＩｎＡｌＡ
ｓバッファ層４界面近傍に２次元電子ガス層が形成され
る。
【００１７】表１は図８に示す従来例及び本第１の実施
例による選択ドープＦＥＴのゲート耐圧とトランスコン
ダクタンスＧｍを示すものである。各々１００個の素子
について測定を実施した。
例による選択ドープＦＥＴのゲート耐圧とトランスコン
ダクタンスＧｍを示すものである。各々１００個の素子
について測定を実施した。
【００１８】
【表１】
【００１９】同表から明らかなように、従来のＦＥＴで
は約１Ｖと低いゲート耐圧が本第１の実施例では約３Ｖ
と著しく上昇し、またこのときのトランスコンダクタン
スＧｍは７００〜８５０ｍＳ／ｍｍと高いものとなった
。
は約１Ｖと低いゲート耐圧が本第１の実施例では約３Ｖ
と著しく上昇し、またこのときのトランスコンダクタン
スＧｍは７００〜８５０ｍＳ／ｍｍと高いものとなった
。
【００２０】ところで、上記第１の実施例は、従来例に
比べてやや低いトランスコンダクタンスＧｍとなった。 これは第１の実施例の電子供給層１５をなすｎ−ＩｎＡ
ｌＡｓ層１５ａ及びｎ−ＩｎＧａＡｓ層１５ｂによるヘ
テロ接合界面に２次元電子ガスが形成され、その電子が
ドナーによって散乱されるため見掛け上のトランスコン
ダクタンスＧｍが低下したものと考えられる。
比べてやや低いトランスコンダクタンスＧｍとなった。 これは第１の実施例の電子供給層１５をなすｎ−ＩｎＡ
ｌＡｓ層１５ａ及びｎ−ＩｎＧａＡｓ層１５ｂによるヘ
テロ接合界面に２次元電子ガスが形成され、その電子が
ドナーによって散乱されるため見掛け上のトランスコン
ダクタンスＧｍが低下したものと考えられる。
【００２１】そこでこの様なトランスコンダクタンスＧ
ｍの低下を防ぐために電子供給層のＩｎＡｌＡｓ層とＩ
ｎＧａＡｓ層との間に、中間的組成をもつＩｎＧａＡｌ
Ａｓ層を搜入した選択ドープＦＥＴを形成する。この時
中間的組成をもつ層は１層でもよいが、多層にすること
により、更なる改善が可能である。更には中間的組成を
もつ層を挿入するのではなく、ＩｎＡｌＡｓからＩｎＧ
ａＡｓへのグレーディッド層とすることにより、電子供
給層内でのヘテロ接合をなくすことが可能となる。
ｍの低下を防ぐために電子供給層のＩｎＡｌＡｓ層とＩ
ｎＧａＡｓ層との間に、中間的組成をもつＩｎＧａＡｌ
Ａｓ層を搜入した選択ドープＦＥＴを形成する。この時
中間的組成をもつ層は１層でもよいが、多層にすること
により、更なる改善が可能である。更には中間的組成を
もつ層を挿入するのではなく、ＩｎＡｌＡｓからＩｎＧ
ａＡｓへのグレーディッド層とすることにより、電子供
給層内でのヘテロ接合をなくすことが可能となる。
【００２２】図３及び図４は本発明の第２の実施例を示
す図である。半絶縁性ＩｎＰ基板（Ｆｅドープ）１上に
、アンドープＩｎＡｌＡｓバッファ層２（厚さ４００ｎ
ｍ）、アンドープＩｎＧａＡｓチャネル層３（厚さ２０
ｎｍ）、アンドープＩｎＡｌＡｓバッファ層４（厚さ１
．５ｎｍ）、電子供給層２５、アンドープＩｎＡｌＡｓ
ショットキー層６（厚さ２０ｎｍ）、及びＳｉドープ（
１×１０１９ｃｍ−３）ｎ−ＩｎＧａＡｓキャップ層７
（厚さ５０ｎｍ）が順次形成される。
す図である。半絶縁性ＩｎＰ基板（Ｆｅドープ）１上に
、アンドープＩｎＡｌＡｓバッファ層２（厚さ４００ｎ
ｍ）、アンドープＩｎＧａＡｓチャネル層３（厚さ２０
ｎｍ）、アンドープＩｎＡｌＡｓバッファ層４（厚さ１
．５ｎｍ）、電子供給層２５、アンドープＩｎＡｌＡｓ
ショットキー層６（厚さ２０ｎｍ）、及びＳｉドープ（
１×１０１９ｃｍ−３）ｎ−ＩｎＧａＡｓキャップ層７
（厚さ５０ｎｍ）が順次形成される。
【００２３】電子供給層２５は、Ｓｉドープ（５×１０
１８ｃｍ−３）ｎ−ＩｎＡｌＡｓ層２５ａ（厚さ４ｎｍ
）、Ｓｉドープ（５×１０１８ｃｍ−３）ｎ−ＩｎＧａ
ＡｌＡｓ層２５ｂ（厚さ３ｎｍ）、及びＳｉドープ（５
×１０１８ｃｍ−３）ｎ−ＩｎＧａＡｓ層２５ｃ（厚さ
３ｎｍ）とからなる積層構造をなす。
１８ｃｍ−３）ｎ−ＩｎＡｌＡｓ層２５ａ（厚さ４ｎｍ
）、Ｓｉドープ（５×１０１８ｃｍ−３）ｎ−ＩｎＧａ
ＡｌＡｓ層２５ｂ（厚さ３ｎｍ）、及びＳｉドープ（５
×１０１８ｃｍ−３）ｎ−ＩｎＧａＡｓ層２５ｃ（厚さ
３ｎｍ）とからなる積層構造をなす。
【００２４】尚、各層のＩｎＧａＡｓ，ＩｎＡｌＡｓ，
及びＩｎＧａＡｌＡｓの組成は、ＩｎＰ基板に格子整合
しているＩｎ０・５３Ｇａ０・４７Ａｓ、Ｉｎ０・５２
Ａｌ０・４８Ａｓ、及びＩｎ０・５２Ｇａ０・２４Ａｌ
０・２４Ａｓである。
及びＩｎＧａＡｌＡｓの組成は、ＩｎＰ基板に格子整合
しているＩｎ０・５３Ｇａ０・４７Ａｓ、Ｉｎ０・５２
Ａｌ０・４８Ａｓ、及びＩｎ０・５２Ｇａ０・２４Ａｌ
０・２４Ａｓである。
【００２５】上記積層構造を第１の実施例と同様な条件
でＭＢＥ成長させ、素子化する。
でＭＢＥ成長させ、素子化する。
【００２６】表２は上記表１に本第２の実施例による選
択ドープＦＥＴのゲート耐圧とトランスコンダクタンス
Ｇｍを追加したものである。
択ドープＦＥＴのゲート耐圧とトランスコンダクタンス
Ｇｍを追加したものである。
【００２７】
【表２】
【００２８】同表から明らかなように、ゲート耐圧が約
３Ｖとなって従来の約１Ｖに比べて著しく上昇し、また
、この時トランスコンダクタンスＧｍも７８０〜８８０
ｍＳ／ｍｍとなって従来例と同様の値を維持している。
３Ｖとなって従来の約１Ｖに比べて著しく上昇し、また
、この時トランスコンダクタンスＧｍも７８０〜８８０
ｍＳ／ｍｍとなって従来例と同様の値を維持している。
【００２９】図５及び図６は本発明の第３の実施例を示
す図である。半絶縁性ＩｎＰ基板（Ｆｅドープ）１上に
、アンドープＩｎＡｌＡｓバッファ層２（厚さ４００ｎ
ｍ）、アンドープＩｎＧａＡｓチャネル層３（厚さ２０
ｎｍ）、アンドープＩｎＡｌＡｓバッファ層４（厚さ１
．５ｎｍ）、電子供給層３５、アンドープＩｎＡｌＡｓ
ショットキー層６（厚さ２０ｎｍ）、及びＳｉドープ（
１×１０１９ｃｍ−３）ｎ−ＩｎＧａＡｓキャップ層７
（厚さ５０ｎｍ）が順次形成される。
す図である。半絶縁性ＩｎＰ基板（Ｆｅドープ）１上に
、アンドープＩｎＡｌＡｓバッファ層２（厚さ４００ｎ
ｍ）、アンドープＩｎＧａＡｓチャネル層３（厚さ２０
ｎｍ）、アンドープＩｎＡｌＡｓバッファ層４（厚さ１
．５ｎｍ）、電子供給層３５、アンドープＩｎＡｌＡｓ
ショットキー層６（厚さ２０ｎｍ）、及びＳｉドープ（
１×１０１９ｃｍ−３）ｎ−ＩｎＧａＡｓキャップ層７
（厚さ５０ｎｍ）が順次形成される。
【００３０】電子供給層３５はＳｉドープ（５×１０１
８ｃｍ−３）ｎ−ＩｎＡｌＡｓ層３５ａ（厚さ５ｎｍ）
、及びＳｉドープ（５×１０１８ｃｍ−３）ｎ−ＩｎＧ
ａＡｌＡｓ層３５ｂ（厚さ５ｎｍ）とからなる積層構造
であり、ｎ−ＩｎＧａＡｌＡｓ層３５ｂはＩｎＰ基板１
に格子整合したまま、電子供給層３５ａのｎ−ＩｎＡｌ
Ａｓ層３５ａ側のＩｎＡｌＡｓからアンドープＩｎＡｌ
Ａｓ層６側のＩｎＧａＡｓまで連続的に変化している。 この連続的変化は、ＭＢＥ装置内のＡｌセル，及びＧａ
セルの温度を制御することにより、ＧａとＡｌの組成が
直線的に変化して達成される。
８ｃｍ−３）ｎ−ＩｎＡｌＡｓ層３５ａ（厚さ５ｎｍ）
、及びＳｉドープ（５×１０１８ｃｍ−３）ｎ−ＩｎＧ
ａＡｌＡｓ層３５ｂ（厚さ５ｎｍ）とからなる積層構造
であり、ｎ−ＩｎＧａＡｌＡｓ層３５ｂはＩｎＰ基板１
に格子整合したまま、電子供給層３５ａのｎ−ＩｎＡｌ
Ａｓ層３５ａ側のＩｎＡｌＡｓからアンドープＩｎＡｌ
Ａｓ層６側のＩｎＧａＡｓまで連続的に変化している。 この連続的変化は、ＭＢＥ装置内のＡｌセル，及びＧａ
セルの温度を制御することにより、ＧａとＡｌの組成が
直線的に変化して達成される。
【００３１】尚、各層のＩｎＧａＡｓ及びＩｎＡｌＡｓ
の組成はＩｎＰ基板に格子整合しているＩｎ０・５３Ｇ
ａ０・４７Ａｓ、Ｉｎ０・５２Ａｌ０・４８Ａｓである
。
の組成はＩｎＰ基板に格子整合しているＩｎ０・５３Ｇ
ａ０・４７Ａｓ、Ｉｎ０・５２Ａｌ０・４８Ａｓである
。
【００３２】上記積層構造を第１の実施例と同様な条件
でＭＢＥ成長させ、素子化する。
でＭＢＥ成長させ、素子化する。
【００３３】素子は上記表２に本第３の実施例による選
択ドープＦＥＴのゲート耐圧とトランスコンダクタンス
Ｇｍを追加したものである。
択ドープＦＥＴのゲート耐圧とトランスコンダクタンス
Ｇｍを追加したものである。
【００３４】
【表３】
【００３５】同表から明らかなように、ゲート耐圧がほ
ぼ３Ｖ以上となって従来の約１Ｖに比べて著しく上昇し
、またこの時のトランスコンダクタンスＧｍも７８０〜
９１０ｍＳ／ｍｍとなって従来例と同等かそれ以上の値
が得られた。
ぼ３Ｖ以上となって従来の約１Ｖに比べて著しく上昇し
、またこの時のトランスコンダクタンスＧｍも７８０〜
９１０ｍＳ／ｍｍとなって従来例と同等かそれ以上の値
が得られた。
【００３６】
【発明の効果】本発明により、高いトランスコンダクタ
ンスＧｍを保ったままゲート耐圧を向上させることが可
能となり、低雑音用途に充分耐え得るなど従来に比べて
使い易く壊れ難いヘテロ接合電界効果トランジスタを提
供することが可能となる。
ンスＧｍを保ったままゲート耐圧を向上させることが可
能となり、低雑音用途に充分耐え得るなど従来に比べて
使い易く壊れ難いヘテロ接合電界効果トランジスタを提
供することが可能となる。
【図１】本発明の第１の実施例によるエネルギーバンド
図である。
図である。
【図２】本発明の第１の実施例を示す摸式的断面図であ
る。
る。
【図３】本発明の第２の実施例によるエネルギーバンド
図である。
図である。
【図４】本発明の第２の実施例を示す摸式的断面図であ
る。
る。
【図５】本発明の第３の実施例によるエネルギーバンド
図である。
図である。
【図６】本発明の第３の実施例を示す摸式的断面図であ
る。
る。
【図７】従来例によるエネルギーバンド図である。
【図８】従来例を示す摸式的断面図である。
１ 半絶縁性ＩｎＰ基板（Ｆｅドープ）２ アンド
ープＩｎＡｌＡｓバッファ層３ アンドープＩｎＧａ
Ａｓチャネル層４ アンドープＩｎＡｌＡｓバッファ
層５，１５，２５，３５ 電子供給層 １５ａ，２５ａ，３５ａ ｎ−ＩｎＡｌＡｓ層１５ｂ
，２５ｃ ｎ−ＩｎＧａＡｓ層２５ｂ ｎ−ＩｎＧ
ａＡｌＡｓ層 ３５ｂ ｎ−ＩｎＧａＡｌＡｓグレーディッド層６
アンドープＩｎＡｌＡｓショットキー層７ ｎ−Ｉ
ｎＧａＡｓキャップ層 ８ ドレイン電極 ９ ソース電極 １０ ゲート電極
ープＩｎＡｌＡｓバッファ層３ アンドープＩｎＧａ
Ａｓチャネル層４ アンドープＩｎＡｌＡｓバッファ
層５，１５，２５，３５ 電子供給層 １５ａ，２５ａ，３５ａ ｎ−ＩｎＡｌＡｓ層１５ｂ
，２５ｃ ｎ−ＩｎＧａＡｓ層２５ｂ ｎ−ＩｎＧ
ａＡｌＡｓ層 ３５ｂ ｎ−ＩｎＧａＡｌＡｓグレーディッド層６
アンドープＩｎＡｌＡｓショットキー層７ ｎ−Ｉ
ｎＧａＡｓキャップ層 ８ ドレイン電極 ９ ソース電極 １０ ゲート電極
Claims (1)
- 【請求項１】 基板上に、チャネル層，電子供給層，
ショツトキー層，及び制御電極を順次積層してなるヘテ
ロ接合電界効果トランジスタにおいて、前記電子供給層
は、前記チャネル層より小さい電子親和力を有した半導
体で構成されるチャネル層接合面と、前記ショツトキー
層より大きい電子親和力を有した半導体で構成されるシ
ョツトキー層接合面と、を具備してなることを特徴とす
るヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40747890A JPH04225239A (ja) | 1990-12-27 | 1990-12-27 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40747890A JPH04225239A (ja) | 1990-12-27 | 1990-12-27 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225239A true JPH04225239A (ja) | 1992-08-14 |
Family
ID=18517048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40747890A Pending JPH04225239A (ja) | 1990-12-27 | 1990-12-27 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162647A (ja) * | 1994-12-05 | 1996-06-21 | Nec Corp | 半導体装置 |
| JPH0945897A (ja) * | 1995-07-27 | 1997-02-14 | Nec Corp | 電界効果トランジスタ |
-
1990
- 1990-12-27 JP JP40747890A patent/JPH04225239A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162647A (ja) * | 1994-12-05 | 1996-06-21 | Nec Corp | 半導体装置 |
| JPH0945897A (ja) * | 1995-07-27 | 1997-02-14 | Nec Corp | 電界効果トランジスタ |
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