JPH04253343A - 接合型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は接合型電界効果トランジ
スタに係り、特に絶縁膜上の半導体膜に形成される接合
型電界効果トランジスタに関するものである。

【０００２】

【従来の技術及び発明が解決しようとする課題】現在、
ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）
構造は、耐α線、高耐圧素子、３次元回路等の多機能素
子として期待されている。また、電界効果トランジスタ
の高速化を目的とした薄膜ＳＯＩデバイスの研究も盛ん
である。電界効果トランジスタは大別して、接合型とＭ
ＯＳ型とに分けられる。

【０００３】接合型電界効果トランジスタの動作原理は
、ゲート電圧でゲート下の空乏層幅を調節しチャネル幅
を制御することで、ドレイン電流を制御するものである
。このようなチャネル幅制御型では、ドレイン電流Ｉｄ
　は（数１）でしかコントロールできず高い駆動力を得
ることが出来なかった。したがって、従来の接合型電界
効果トランジスタは、原理的に低駆動力デバイスであり
、この為低雑音特性に優れているにもかかわらず、スイ
ッチング素子には使われていなかった。

【０００４】

【数１】 一方ＭＯＳ型電界効果トランジスタは、低消費電力等の
長所を有することからＩＣの主流となっており、上記Ｓ
ＯＩ基板上のトランジスタとしてもＭＯＳ型電界効果ト
ランジスタ（以下ＭＯＳ型トランジスタと記す）が多く
検討されている。

【０００５】その理由として、バルクＳｉ上のＭＯＳ型
電界効果トランジスタの微細化による高速化が極限に達
しつつあることが挙げられる。半導体層が薄膜であるＳ
ＯＩ構造は、ドレイン接合容量の低減、短チャネル化に
伴う短チャネル効果の抑制で、一層の微細化、高速化を
可能とする。しかし、薄膜化は、キンク現象やソース・
ドレイン耐圧の劣化と言った問題も引き起こしている。 そのメカニズムは、ドレイン近傍でインパクトイオン化
により発生した非輸送キャリヤ（Ｎ−ＭＯＳ型トランジ
スタの場合では正孔を指す）がチャネル部へ蓄積し、チ
ャネル部電位を引き下げるためである。

【０００６】キンク現象やソース・ドレイン耐圧の劣化
などはＬＤＤ構造などで多少の改善は見られるが、上記
問題点の直接の原因がＳＯＩ構造にあるため、大幅な改
善は望めない。

【０００７】更に、致命的な欠点として、薄膜ＳＯＩ構
造にすることで、閾値電圧の制御が不可能となることで
ある。この問題は特に、Ｎ型のＭＯＳトランジスタでは
深刻である。ゲート酸化膜とＳｉの界面には固定電荷が
存在するが、これはＳｉの未結合手であるといわれてお
り、正の電荷を帯びている。このため、Ｎ型のＭＯＳ型
トランジスタの閾値電圧は負の電圧になってしまう。こ
の負の閾値電圧を基板の不純物濃度で制御しようとする
と、通常のバルクＳｉ上のＭＯＳ型トランジスタのそれ
よりも高濃度にする必要があり、トランジスタの特性（
特に移動度）の劣化を招いてしまう。また、ゲート電極
の仕事関数差により制御しようとしても、ゲート電極材
料に制限があるため、その自由度は極めて低い。このよ
うに、薄膜ＳＯＩ構造は高機能シリコン基板であるにも
かかわらず、それに適した動作原理を有するトランジス
タがないのが現状である。

【０００８】本発明の目的は、ＳＯＩ構造を有した制御
性の良い高速スイッチング素子となる接合型電界効果ト
ランジスタを提供することにある。

【０００９】

【課題を解決するための手段】本発明の接合型電界効果
トランジスタは、絶縁表面上の半導体膜の一主表面に、
該半導体膜とは異なるフェルミ準位を有する導電材料を
接合してなるゲート部と、このゲート部と該絶縁表面に
挟まれたチャネル部と、ゲート部を挟むように位置する
ソース・ドレイン部を有する接合型電界効果トランジス
タにおいて、熱平衡状態時に、前記ゲート部の接合によ
り形成される空乏層が前記絶縁表面に到達しており、且
つ輸送キャリアに関して、チャネル部のポテンシャルが
ソース部のフェルミ準位よりも高いことを特徴とする。

【００１０】以下、本発明の動作原理を図１〜図４を用
いて説明する。図１は本発明の特徴を最も良く表わした
接合型電界効果トランジスタの断面構造図であり、図２
は図１中の破線Ｘ−Ｘに添ってみたエネルギーバンド図
である。

【００１１】両図において、１は下地絶縁膜、２は半導
体膜、３はドレイン領域、４はソース領域、５は半導体
膜２のフェルミ準位と異なる導電材料である。

【００１２】本発明において、特徴となるのは、（１）
下地が低容量の絶縁膜であり、（２）その絶縁膜上の半
導体層は、熱平衡状態において、ゲート部の接合により
チャネル部が完全に空乏状態になること（接合によって
形成される空乏層幅よりも半導体層の膜厚が薄い）、（
３）熱平衡状態の時、輸送キャリアに関して、チャネル
部のポテンシャルがソース部のフェルミ準位よりも高い
ことである。

【００１３】上述のような構造にすることで、■　　ト
ランジスタはゲートに電圧を印加しない時はＯＦＦ状態
である。■　　ゲート下のチャネル部は完全空乏状態で
あり、ゲート電圧はほぼ下地絶縁膜に印加される。■　
　■よりソース・チャネル間の電位障壁を線型的に制御
することができるため、ゲート電圧による駆動能力が高
いトランジスタとなる。■　　膜厚が薄いため暗電流も
低く、ＯＮ／ＯＦＦ比の高いトランジスタとなる。■　
　通常の接合型電界効果トランジスタと同様な工程を有
しているため、作成が簡便であり閾値電圧の制御も容易
である。 という特徴を有した高速の接合型電界効果トランジスタ
となる。

【００１４】即ち、チャネル部が完全空乏状態であり、
半導体層は一様に帯電した誘電体として振る舞う。した
がって、ゲート電極に電圧を印加した時のチャネルの電
位は半導体薄膜の容量（εＣ　／ＴＳＯＩ　）と下地絶
縁容量（εＯＸ／ＴＳＯＸ　）の容量分割で与えられる
。下地の酸化膜容量が充分小さい場合（例えば、石英基
板）、電圧降下の大部分を下地の絶縁膜が受け持つこと
になる。この結果、薄膜半導体で構成されるチャネルの
電位は、ほぼ一様に、ゲート電圧に比例した形で制御で
きる。

【００１５】また、ゲート電圧を印加しないで、ＯＦＦ
状態とするためには、熱平衡状態でチャネル部の輸送キ
ャリアに関するポテンシャルは、最も低いところでも、
ソース部のフェルミ準位よりも高い位置にあることが必
要である。即ち、図５に示すとおりである。

【００１６】次に本発明の接合型電界効果トランジスタ
について、従来例の接合型電界効果トランジスタと比較
しつつ説明する。

【００１７】従来の接合型電界効果トランジスタ（ＭＥ
Ｓ型トランジスタも含む）は、電流をＯＦＦ状態とする
ために、ゲート接合の反対側にイントリンシック層、も
しくは絶縁膜を設けていた。チャネルとなる半導体層の
膜厚は、ｎｏｒｍａｌｙ　ＯＦＦ　の場合であっても、
熱平衡時のゲート部の空乏層幅よりやや小さい程度であ
った。そしてその動作原理はｎｏｒｍａｌｙ　ＯＮ，Ｏ
ＦＦによらず、空乏層幅により、中性半導体領域である
チャネル部の幅を制御するものであった。このためドレ
イン電流はゲート電圧の平方根に比例し、高いゲート駆
動力を得られなかった。

【００１８】本発明の接合型電界効果トランジスタは、
動作原理が従来の接合型トランジスタとは異なり、チャ
ネル部の電位をゲート電圧で線型的に制御する為、電流
が指数関数的に増加し、高いゲート駆動力を得られる。 このような動作が可能となったのは、低容量絶縁基板上
に半導体膜を形成し、かつ半導体薄膜を極端に薄い膜に
したため、半導体層の大容量と下地絶縁膜の低容量が直
列結合となり、ゲート電圧は絶縁膜で殆ど消費され、チ
ャネル部の電位がほぼゲートの電位と等しくなったため
である。

【００１９】次に、本発明の接合型電界効果トランジス
タについて、ＭＯＳ型電界効果トランジスタとの比較に
おいて説明する。

【００２０】図３に、薄膜ＳＯＩ上のＭＯＳ型トランジ
スタのエネルギーバンド図と、図４に厚膜のＭＥＳ型ト
ランジスタのエネルギーバンド図を示す。

【００２１】両図において、６はＭＯＳ型トランジスタ
のゲート絶縁膜、７はＭＥＳ型トランジスタのゲート金
属、８は空乏層領域、９はチャネル領域である。

【００２２】薄膜ＳＯＩ上のＭＯＳ型トランジスタでは
、例えばＮ−ＭＯＳ型トランジスタの場合、ドレイン端
では高電界のため電離衝突により電子正孔対が発生する
。電子はドレイン電極に流れ込むが、正孔は正孔の位置
エネルギーが低い、図３中の下地絶縁膜近傍に蓄積する
。その結果、フローティングであるチャネル電位は上昇
し、見かけ上閾値電圧が小さくなったようになる。

【００２３】この結果によりキンク現象及びソース・ド
レイン耐圧の劣化が生じる。本発明では、それら正孔は
図２のゲート部に流れ込み、正孔は蓄積しない。従って
、動作中に閾値電圧が変化するという、不安定な現象は
全く生じない。

【００２４】また、ゲート酸化膜がないため酸化膜／Ｓ
ｉの固定電荷というものは存在せず、故に閾値電圧の負
の値になってしまうこともない。また閾値電圧の制御性
も良い。

【００２５】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （実施例１）以下、図６〜図９、図１０を用いて本発明
の第１実施例の説明を行なう。

【００２６】図６〜図９は、本発明の接合型電界効果ト
ランジスタの第１実施例の製造工程を示す工程図である
。

【００２７】まず、図６に示すように、シリコン酸化膜
２１上に、シリコン薄膜２２の膜厚２０００Åが設けら
れた、基板濃度１×１０１６ｃｍ−３のＮ型ＳＩＭＯＸ
基板を作成する。

【００２８】次に、図７に示すように、Ｐ３１＋　をソ
ース・ドレイン領域２３にｄｏｓｅ量３×１０１５ｃｍ
−２で打ち込み、ついでゲート部２４にＸｊ＝８００Å
になるように、Ｂ＋　をｄｏｓｅ量５×１０１４ｃｍ−
２で打ち込んだ。その後、９５０℃，３０分の熱処理を
行ない不純物を活性化させた。

【００２９】次に、図８に示すように、ＰＳＧ（燐ガラ
ス）２５を８０００Å堆積し、コンタクトホールを開け
、配線２６のＡｌを蒸着した。

【００３０】最後に、図９に示すように、保護膜２７と
してＰＳＧ（燐ガラス）８０００Åを堆積させた。

【００３１】本実施例において、ゲート部とチャネル部
でＰＮ接合が形成されるが、このとき形成される空乏層
は、約３５００Åである。しかし、半導体層の膜厚が２
０００Åであり、実際には１２００Åしか空乏層が広が
らない。故に、最も低い下地酸化膜界面で、電子のフェ
ルミ準位はバンドのミッドギャップに位置している。即
ち、本実施例においては、チャネル部の電子ポテンシャ
ルは最も低いところでも、ソース部のフェルミ準位より
も高いところにあり、ゲート電極に電圧を印加しなくと
も十分にＯＦＦ状態とすることができる。

【００３２】本実施例のデバイス特性を図１０に示す。

【００３３】図１０の曲線ａに示すように、本発明の接
合型電界効果型トランジスタは閾値電圧は正の電圧であ
り、駆動力も非常に高く全く同じ面積に作成したＭＯＳ
型トランジスタ（図１０；曲線ｂ）と比較して、サブス
レッショルドの立ち上がりが急俊となっている。 （実施例２）以下、図１１〜図１４、図１５を用いて第
１実施例の説明を行なう。

【００３４】図１１〜図１４は、本発明の接合型電界効
果トランジスタの第２実施例の製造工程を示す工程図で
ある。

【００３５】まず、図１１に示すように、石英基板４１
上にＬＰ−ＣＶＤのａ−Ｓｉ４２を１５００Å堆積し、
レーザー再結晶法を用いて、基板濃度１．５　×１０１
５ｃｍ−３のＮ型ＳＯＩ基板を作製した。

【００３６】次に、図１２に示すように、Ｐ３１＋　を
ソース・ドレイン領域４３にｄｏｓｅ量２×１０１５ｃ
ｍ−２で打ち込んだ後、８００℃、６０分の熱処理を施
し、不純物を活性化し、ソース・ドレイン４３を形成し
た。

【００３７】次に図１３に示すように、ＰＳＧ４４を８
０００Å堆積させた後、コンタクトホールを形成した。 その後、図１４に示すように、アルミニウム４５をスパ
ッタ法で堆積し、これによりゲート部にショットキー接
合を形成した。本実施例において形成されたショットキ
ー接合は、ショットキー障壁が約０．７ｅＶ　である。 これにより形成される空乏層は約７２００Åであるのに
対して、半導体層は１５００Åであるため、チャネル部
は完全空乏化している。また、電子ポテンシャルについ
ては、チャネル中で最も低い下地の石英基板界面でも、
ソース部のフェルミ準位よりも約０．１ｅＶ　高い位置
にある。

【００３８】本実施例のデバイス特性を図１５に示す。

【００３９】第１の実施例と比較して、ゲート部の接合
がショットキー接合であるため、ゲート部に流れ込む電
流が低減できる。故に、消費電極の少ない高速スイッチ
ング素子を作ることができる。

【００４０】

【発明の効果】以上説明したように、本発明の接合型電
界効果トランジスタによれば、絶縁表面上の半導体膜の
一主表面に、該半導体膜とは異なるフェルミ準位を有す
る導電材料を接合してなるゲート部と、このゲート部と
該絶縁表面に挟まれたチャネル部と、ゲート部を挟むよ
うに位置するソース・ドレイン部を有する接合型電界効
果トランジスタにおいて、熱平衡状態時に、前記ゲート
部の接合により形成される空乏層が前記絶縁表面に到達
しており、且つ輸送キャリアに関して、チャネル部のポ
テンシャルをソース部のフェルミ準位よりも高くするこ
とにより、以下のような効果を得ることができる。 （１）閾値電圧を始めとするデバイスパラメータの制御
性が良い。 （２）ＯＮ／ＯＦＦ比が高い。 （３）キンク現象、ドレイン耐圧劣化がない。 （４）高い駆動力を有している。 （５）工程数が少なく、コストが安い。

【図面の簡単な説明】

【図１】本発明の特徴を最も良く表わした接合型電界効
果トランジスタの断面構造図である。

【図２】図１中の破線Ｘ−Ｘに添ってみたエネルギーバ
ンド図である。

【図３】ＭＯＳ型トランジスタのエネルギーバンド図で
ある。

【図４】従来の接合型電界効果トランジスタのエネルギ
ーバンド図である。

【図５】本発明の接合型電界効果トランジスタのエネル
ギー準位の説明図である。

【図６】本発明の接合型電界効果トランジスタの第１実
施例の製造工程を示す工程図である。

【図７】本発明の接合型電界効果トランジスタの第１実
施例の製造工程を示す工程図である。

【図８】本発明の接合型電界効果トランジスタの第１実
施例の製造工程を示す工程図である。

【図９】本発明の接合型電界効果トランジスタの第１実
施例の製造工程を示す工程図である。

【図１０】上記第１実施例の電流電圧特性図である。

【図１１】本発明の接合型電界効果トランジスタの第２
実施例の製造工程を示す工程図である。

【図１２】本発明の接合型電界効果トランジスタの第２
実施例の製造工程を示す工程図である。

【図１３】本発明の接合型電界効果トランジスタの第２
実施例の製造工程を示す工程図である。

【図１４】本発明の接合型電界効果トランジスタの第２
実施例の製造工程を示す工程図である。

【図１５】上記第２実施例の電流電圧特性図である。

【符号の説明】

１　　下地絶縁膜、　　２　　半導体膜、　　３　　ド
レイン領域、　　４　　ソース領域、５半導体膜２のフ
ェルミ準位と異なる導電材料、　　６　　ＭＯＳ型トラ
ンジスタのゲート絶縁膜、　　７　　ＭＥＳ型トランジ
スタのゲート金属、　　８　　空乏層領域、　　９　　
チャネル領域、　　２０　　シリコン基板、　　２１　
　シリコン酸化膜、２２　　シリコン薄膜、　　２３　
　ソース・ドレイン領域（燐の高濃度領域）、　　２４
　　ボロンの高濃度領域、　　２５　　ＰＳＧ層間絶縁
膜、　　２６　　アルミ配線、２７　　ＰＳＧパッシベ
イション膜、　　４１　　石英基板、　　４２　　シリ
コン薄膜、４３　　ソース・ドレイン領域（燐の高濃度
領域）、　　４４　　ＰＳＧ層間絶縁膜、　　４５　　
アルミニウム。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　絶縁表面上の半導体膜の一主表面に、
   該半導体膜とは異なるフェルミ準位を有する導電材料を
   接合してなるゲート部と、このゲート部と該絶縁表面に
   挟まれたチャネル部と、ゲート部を挟むように位置する
   ソース・ドレイン部を有する接合型電界効果トランジス
   タにおいて、熱平衡状態時に、前記ゲート部の接合によ
   り形成される空乏層が前記絶縁表面に到達しており、且
   つ輸送キャリアに関して、チャネル部のポテンシャルが
   ソース部のフェルミ準位よりも高いことを特徴とする接
   合型電界効果トランジスタ。
2. 【請求項２】　　請求項１記載の接合型電界効果トラン
   ジスタにおいて、前記ゲート部の導電材料が金属である
   ことを特徴とする接合型電界効果トランジスタ。
3. 【請求項３】　　請求項１記載の接合型電界効果トラン
   ジスタにおいて、前記ゲート部の導電材料が同種の半導
   体物質であることを特徴とする接合型電界効果トランジ
   スタ。