JPH04276919A - リングカウンタ回路 - Google Patents
リングカウンタ回路Info
- Publication number
- JPH04276919A JPH04276919A JP3872891A JP3872891A JPH04276919A JP H04276919 A JPH04276919 A JP H04276919A JP 3872891 A JP3872891 A JP 3872891A JP 3872891 A JP3872891 A JP 3872891A JP H04276919 A JPH04276919 A JP H04276919A
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- JP
- Japan
- Prior art keywords
- counter
- circuit
- counter circuit
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- ring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路内に形
成されるシリアルリングカウンタに関するものである。 近年の半導体集積回路では動作速度の向上が益々要請さ
れているため、これにともなってシリアルリングカウン
タの動作速度も向上させる必要がある。
成されるシリアルリングカウンタに関するものである。 近年の半導体集積回路では動作速度の向上が益々要請さ
れているため、これにともなってシリアルリングカウン
タの動作速度も向上させる必要がある。
【０００２】
【従来の技術】従来のシリアルリングカウンタの半導体
基板上でのレイアウトを図４に従って説明すると、８ビ
ットのシリアルリングカウンタを構成する８個のカウン
タ回路１ａ〜１ｈは高電位側電源配線２ａと低電位側電
源配線２ｂとの間で一列に配設され、各カウンタ回路１
ａ〜１ｈ間は短い接続配線３ａで接続され、最上位ビッ
トのカウンタ回路１ｈと最下位ビットのカウンタ回路１
ａとの間は長い接続配線３ｂで接続されている。また、
最下位ビットのカウンタ回路１ａに入力信号ＩＮが入力
されるとともに最上位ビットのカウンタ回路１ｈから出
力信号ＯＵＴが出力される。
基板上でのレイアウトを図４に従って説明すると、８ビ
ットのシリアルリングカウンタを構成する８個のカウン
タ回路１ａ〜１ｈは高電位側電源配線２ａと低電位側電
源配線２ｂとの間で一列に配設され、各カウンタ回路１
ａ〜１ｈ間は短い接続配線３ａで接続され、最上位ビッ
トのカウンタ回路１ｈと最下位ビットのカウンタ回路１
ａとの間は長い接続配線３ｂで接続されている。また、
最下位ビットのカウンタ回路１ａに入力信号ＩＮが入力
されるとともに最上位ビットのカウンタ回路１ｈから出
力信号ＯＵＴが出力される。
【０００３】このようなシリアルリングカウンタではカ
ウンタ回路１ａに入力される入力信号ＩＮはクロック信
号に基づいて順次上位ビットのカウンタ回路にカウント
アップされるとともに最上位ビットのカウンタ回路１ｈ
から出力信号ＯＵＴが順次出力され、出力信号ＯＵＴを
接続配線３ｂで最下位ビットのカウンタ回路１ａに入力
することにより上記カウント動作を繰り返し行うように
している。
ウンタ回路１ａに入力される入力信号ＩＮはクロック信
号に基づいて順次上位ビットのカウンタ回路にカウント
アップされるとともに最上位ビットのカウンタ回路１ｈ
から出力信号ＯＵＴが順次出力され、出力信号ＯＵＴを
接続配線３ｂで最下位ビットのカウンタ回路１ａに入力
することにより上記カウント動作を繰り返し行うように
している。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
なシリアルリングカウンタではカウンタ回路１ａ〜１ｈ
間を接続する接続配線３ａとカウンタ回路１ｈ，１ａ間
を接続する接続配線３ｂとはその配線長において大きな
差が生じ、接続配線３ａに寄生する配線容量Ｃ１に対し
接続配線３ｂに寄生する配線容量３ｂが大きくなってカ
ウンタ回路１ｈ，１ａ間のカウントアップ動作が他のカ
ウンタ回路間に比して遅くなる。従って、このシリアル
リングカウンタに接続される回路はこのカウンタ回路１
ｈ，１ａ間の遅いカウントアップ動作に充分対応するよ
うな速度で動作させる必要があるため、回路全体の動作
速度の高速化に支障を来すという問題点がある。
なシリアルリングカウンタではカウンタ回路１ａ〜１ｈ
間を接続する接続配線３ａとカウンタ回路１ｈ，１ａ間
を接続する接続配線３ｂとはその配線長において大きな
差が生じ、接続配線３ａに寄生する配線容量Ｃ１に対し
接続配線３ｂに寄生する配線容量３ｂが大きくなってカ
ウンタ回路１ｈ，１ａ間のカウントアップ動作が他のカ
ウンタ回路間に比して遅くなる。従って、このシリアル
リングカウンタに接続される回路はこのカウンタ回路１
ｈ，１ａ間の遅いカウントアップ動作に充分対応するよ
うな速度で動作させる必要があるため、回路全体の動作
速度の高速化に支障を来すという問題点がある。
【０００５】そこで、図５に示すようにカウンタ回路１
ｈ，１ａ間の接続配線３ｂにバッファ回路４を介在させ
て、カウンタ回路１ｈ，１ａ間のカウントアップ動作を
高速化することも提案されており、このような構成はビ
ット数の多いシリアルリングカウンタで特に有効となる
が、バッファ回路４を設けるために素子数が増大して高
集積化を図る上での障害となるという問題点がある。
ｈ，１ａ間の接続配線３ｂにバッファ回路４を介在させ
て、カウンタ回路１ｈ，１ａ間のカウントアップ動作を
高速化することも提案されており、このような構成はビ
ット数の多いシリアルリングカウンタで特に有効となる
が、バッファ回路４を設けるために素子数が増大して高
集積化を図る上での障害となるという問題点がある。
【０００６】この発明の目的は、カウンタ回路を接続す
る接続配線にバッファ回路を設けることなくその動作速
度を高速化し得るシリアルリングカウンタを提供するこ
とにある。
る接続配線にバッファ回路を設けることなくその動作速
度を高速化し得るシリアルリングカウンタを提供するこ
とにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、複数のカウンタ回路１ａ〜１ｈを
環状に接続した多ビット構成のシリアルリングカウンタ
回路で、前記各カウンタ回路１ａ〜１ｈはその最上位ビ
ットのカウンタ回路１ｈと最下位ビットのカウンタ回路
１ａとが隣接するように半導体基板上で環状に配置され
ている。
図である。すなわち、複数のカウンタ回路１ａ〜１ｈを
環状に接続した多ビット構成のシリアルリングカウンタ
回路で、前記各カウンタ回路１ａ〜１ｈはその最上位ビ
ットのカウンタ回路１ｈと最下位ビットのカウンタ回路
１ａとが隣接するように半導体基板上で環状に配置され
ている。
【０００８】また、図２に示すように前記複数のカウン
タ回路１ａ〜１ｈは電源配線２ａを挟んで二列に配設さ
れるとともに、最下位ビットのカウンタ回路１ａと最上
位ビットのカウンタ回路１ｈとが隣接するように配設さ
れている。
タ回路１ａ〜１ｈは電源配線２ａを挟んで二列に配設さ
れるとともに、最下位ビットのカウンタ回路１ａと最上
位ビットのカウンタ回路１ｈとが隣接するように配設さ
れている。
【０００９】
【作用】各カウンタ回路１ａ〜１ｈを環状に接続する接
続配線の配線長は均等化される。
続配線の配線長は均等化される。
【００１０】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。図２に示す８ビット構成の
シリアルリングカウンタは高電位側電源配線２ａの両側
に８個のカウンタ回路１ａ〜１ｈが４個ずつ２列に配設
され、最下位ビットのカウンタ回路１ａと最上位ビット
のカウンタ回路１ｈとは電源配線２ａを介して上下に隣
接する位置に配設されている。２列のカウンタ回路１ａ
〜１ｈの外側には低電位側電源配線２ｂが配設され、カ
ウンタ回路１ａ〜１ｄ及び同１ｅ〜１ｈは接続配線３ａ
でそれぞれ接続されるとともに、カウンタ回路１ｄ，１
ｅ間及び同１ｈ，１ａ間は接続配線３ａより若干長い程
度の接続配線３ｃで接続されている。そして、カウンタ
回路１ａに入力信号ＩＮが入力されるとともにカウンタ
回路１ｈから出力信号ＯＵＴが出力される。
及び図３に従って説明する。図２に示す８ビット構成の
シリアルリングカウンタは高電位側電源配線２ａの両側
に８個のカウンタ回路１ａ〜１ｈが４個ずつ２列に配設
され、最下位ビットのカウンタ回路１ａと最上位ビット
のカウンタ回路１ｈとは電源配線２ａを介して上下に隣
接する位置に配設されている。２列のカウンタ回路１ａ
〜１ｈの外側には低電位側電源配線２ｂが配設され、カ
ウンタ回路１ａ〜１ｄ及び同１ｅ〜１ｈは接続配線３ａ
でそれぞれ接続されるとともに、カウンタ回路１ｄ，１
ｅ間及び同１ｈ，１ａ間は接続配線３ａより若干長い程
度の接続配線３ｃで接続されている。そして、カウンタ
回路１ａに入力信号ＩＮが入力されるとともにカウンタ
回路１ｈから出力信号ＯＵＴが出力される。
【００１１】このように構成されるシリアルリングカウ
ンタの回路構成を図３に従って説明すると、各カウンタ
回路１ａ〜１ｈはそれぞれ一つのラッチ回路５ａ〜５ｈ
と一つの転送トランジスタＴｒａ〜Ｔｒｉとから構成さ
れ、入力信号ＩＮは入力ゲート信号ＡがＨレベルとなっ
たときにオンされる入力トランジスタＴｒｉ１ を介し
てカウンタ回路１ａに入力され、出力信号ＯＵＴは出力
ゲート信号ＢがＨレベルとなったときにオンされる出力
トランジスタＴｒｏを介してカウンタ回路１ｈから出力
されるとともに、前記入力ゲート信号Ａの相補信号バー
ＡがＨレベルとなったときオンされる入力トランジスタ
Ｔｒｉ２を介してカウンタ回路１ａに入力されている。 また、各転送トランジスタＴｒａ〜Ｔｒｉには相補ゲー
ト信号Φ１，バーΦ１が交互に入力される。
ンタの回路構成を図３に従って説明すると、各カウンタ
回路１ａ〜１ｈはそれぞれ一つのラッチ回路５ａ〜５ｈ
と一つの転送トランジスタＴｒａ〜Ｔｒｉとから構成さ
れ、入力信号ＩＮは入力ゲート信号ＡがＨレベルとなっ
たときにオンされる入力トランジスタＴｒｉ１ を介し
てカウンタ回路１ａに入力され、出力信号ＯＵＴは出力
ゲート信号ＢがＨレベルとなったときにオンされる出力
トランジスタＴｒｏを介してカウンタ回路１ｈから出力
されるとともに、前記入力ゲート信号Ａの相補信号バー
ＡがＨレベルとなったときオンされる入力トランジスタ
Ｔｒｉ２を介してカウンタ回路１ａに入力されている。 また、各転送トランジスタＴｒａ〜Ｔｒｉには相補ゲー
ト信号Φ１，バーΦ１が交互に入力される。
【００１２】このような構成により、入力信号ＩＮはＨ
レベルの入力ゲート信号Ａの入力トランジスタＴｒｉ１
への入力とＨレベルの相補ゲート信号Φ１に基づいて
カウンタ回路１ａに取り込まれてラッチされ、この後の
相補ゲート信号Φ１，バーΦ１の反転動作の繰り返しに
より入力信号ＩＮは各カウンタ回路で順次カウントアッ
プされ、最上位ビットのカウンタ回路１ｈの出力信号Ｏ
ＵＴは出力ゲート信号ＢがＨレベルとなったときに出力
トランジスタＴｒｏを介して出力される。なお、相補信
号Ａ，バーＡが入力される入力トランジスタＴｒｉ１
，Ｔｒｉ２ の動作により出力信号ＯＵＴがカウンタ回
路１ａに入力されるときには入力信号ＩＮは入力されず
、入力信号ＩＮがカウンタ回路１ａに入力されるときに
は出力信号ＯＵＴは入力されない。
レベルの入力ゲート信号Ａの入力トランジスタＴｒｉ１
への入力とＨレベルの相補ゲート信号Φ１に基づいて
カウンタ回路１ａに取り込まれてラッチされ、この後の
相補ゲート信号Φ１，バーΦ１の反転動作の繰り返しに
より入力信号ＩＮは各カウンタ回路で順次カウントアッ
プされ、最上位ビットのカウンタ回路１ｈの出力信号Ｏ
ＵＴは出力ゲート信号ＢがＨレベルとなったときに出力
トランジスタＴｒｏを介して出力される。なお、相補信
号Ａ，バーＡが入力される入力トランジスタＴｒｉ１
，Ｔｒｉ２ の動作により出力信号ＯＵＴがカウンタ回
路１ａに入力されるときには入力信号ＩＮは入力されず
、入力信号ＩＮがカウンタ回路１ａに入力されるときに
は出力信号ＯＵＴは入力されない。
【００１３】さて、上記のような構成のシリアルリング
カウンタではカウンタ回路１ａ〜１ｈを接続する接続配
線３ａ，３ｃの配線長に大きな差がないので、各接続配
線３ａ，３ｃに寄生する寄生容量Ｃ１，Ｃ３にも大きな
差は生じない。従って、接続配線３ｃが出力端子に接続
されるカウンタ回路１ｄ，１ｈの動作速度は他のカウン
タ回路の動作速度とほぼ同等となるため、このシリアル
リングカウンタを使用した回路全体の動作速度を向上さ
せることができる。また、接続配線３ｃにバッファ回路
を介在させる必要もないので、回路の集積度を低下させ
ることもない。
カウンタではカウンタ回路１ａ〜１ｈを接続する接続配
線３ａ，３ｃの配線長に大きな差がないので、各接続配
線３ａ，３ｃに寄生する寄生容量Ｃ１，Ｃ３にも大きな
差は生じない。従って、接続配線３ｃが出力端子に接続
されるカウンタ回路１ｄ，１ｈの動作速度は他のカウン
タ回路の動作速度とほぼ同等となるため、このシリアル
リングカウンタを使用した回路全体の動作速度を向上さ
せることができる。また、接続配線３ｃにバッファ回路
を介在させる必要もないので、回路の集積度を低下させ
ることもない。
【００１４】
【発明の効果】以上詳述したように、この発明はカウン
タ回路を接続する接続配線にバッファ回路を設けること
なくその動作速度を高速化し得るシリアルリングカウン
タを提供することができる優れた効果を発揮する。
タ回路を接続する接続配線にバッファ回路を設けること
なくその動作速度を高速化し得るシリアルリングカウン
タを提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すレイアウト図である。
【図３】一実施例のシリアルリングカウンタを示す回路
図である。
図である。
【図４】従来例を示すレイアウト図である。
【図５】別の従来例を示すレイアウト図である。
１ａ〜１ｈ カウンタ回路
Claims (2)
- 【請求項１】 複数のカウンタ回路（１ａ〜１ｈ）を
環状に接続した多ビット構成のシリアルリングカウンタ
回路であって、前記各カウンタ回路（１ａ〜１ｈ）はそ
の最上位ビットのカウンタ回路（１ｈ）と最下位ビット
のカウンタ回路（１ａ）とが隣接するように半導体基板
上で環状に配置したことを特徴とするリングカウンタ回
路。 - 【請求項２】 前記複数のカウンタ回路（１ａ〜１ｈ
）は電源配線（２ａ）を挟んで二列に配設するとともに
、最下位ビットのカウンタ回路（１ａ）と最上位ビット
のカウンタ回路（１ｈ）とが隣接するように配設したこ
とを特徴とする請求項１記載のリングカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3872891A JPH04276919A (ja) | 1991-03-05 | 1991-03-05 | リングカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3872891A JPH04276919A (ja) | 1991-03-05 | 1991-03-05 | リングカウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276919A true JPH04276919A (ja) | 1992-10-02 |
Family
ID=12533391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3872891A Withdrawn JPH04276919A (ja) | 1991-03-05 | 1991-03-05 | リングカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026129A1 (fr) * | 2001-09-12 | 2003-03-27 | Thine Electronics, Inc. | Circuit integre semiconducteur |
-
1991
- 1991-03-05 JP JP3872891A patent/JPH04276919A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026129A1 (fr) * | 2001-09-12 | 2003-03-27 | Thine Electronics, Inc. | Circuit integre semiconducteur |
| US7129795B2 (en) | 2001-09-12 | 2006-10-31 | Thine Electronics, Inc. | Semiconductor integrated circuit with wiring arrangement for N-stage amplifying |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |