JPH04278951A - 半導体装置製造用マスク及び半導体装置の製造方法 - Google Patents
半導体装置製造用マスク及び半導体装置の製造方法Info
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- JPH04278951A JPH04278951A JP3041501A JP4150191A JPH04278951A JP H04278951 A JPH04278951 A JP H04278951A JP 3041501 A JP3041501 A JP 3041501A JP 4150191 A JP4150191 A JP 4150191A JP H04278951 A JPH04278951 A JP H04278951A
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置製造用マスク
及び半導体装置の製造方法、特にＤＲＡＭ等、メモリセ
ル領域と周辺回路領域の高さに差がある場合のパターン
形成を、同時に、容易且つ高精度に行うことが可能な半
導体装置製造用マスク及び、そのマスクを用いる半導体
装置の製造方法に関する。
及び半導体装置の製造方法、特にＤＲＡＭ等、メモリセ
ル領域と周辺回路領域の高さに差がある場合のパターン
形成を、同時に、容易且つ高精度に行うことが可能な半
導体装置製造用マスク及び、そのマスクを用いる半導体
装置の製造方法に関する。
【０００２】半導体ＩＣの高集積化に伴い、回路を構成
する内部配線の幅も極度に縮小されてきており、配線パ
ターンの形成精度を高めることが上記ＩＣの信頼性や製
造歩留りを高める上に極めて重要であり、特にＤＲＡＭ
等のメモリセル領域と周辺回路領域の高さに差がある半
導体装置においては、同時に形成される高い領域と低い
領域のパターン形成精度を共に高めるような製造方法が
強く望まれる。
する内部配線の幅も極度に縮小されてきており、配線パ
ターンの形成精度を高めることが上記ＩＣの信頼性や製
造歩留りを高める上に極めて重要であり、特にＤＲＡＭ
等のメモリセル領域と周辺回路領域の高さに差がある半
導体装置においては、同時に形成される高い領域と低い
領域のパターン形成精度を共に高めるような製造方法が
強く望まれる。
【０００３】
【従来の技術】図３はＤＲＡＭの要部を示す断面模式図
で、図中、５１は例えばｐ型シリコン（Ｓｉ） 基板、
５２はフィールド酸化膜、５３はゲート酸化膜、５４Ａ
、５４Ｂ 、５４Ｃ 、５４ＤはポリＳｉ、メタルシ
リサイド等により形成された第１、第２、第３、第４の
ワード線、５５はデータの書込み読出しを行う転送トラ
ンジスタのｎ＋ 型ソース領域、５６Ａ 、５６Ｂ は
第１、第２の転送トランジスタのｎ＋ 型ドレイン領域
、５７は第１の層間絶縁膜、５８はポリＳｉ、メタルシ
リサイド等により形成されたビット線、５９は第２の層
間絶縁膜、６０Ａ 、６０Ｂ はポリＳｉ等により形成
されたフィン状の第１、第２の電荷蓄積電極、６１は誘
電体膜、６２はポリＳｉ等により形成された対向電極、
６３は第３の層間絶縁膜、６４Ａ 、６４Ｂ 、６４Ｃ
、６４Ｄ 、６４Ｅ 、６４Ｆ はアルミニウム（Ａ
ｌ）配線パターン、６５はメモリセル領域、６６は周辺
回路領域を示す。
で、図中、５１は例えばｐ型シリコン（Ｓｉ） 基板、
５２はフィールド酸化膜、５３はゲート酸化膜、５４Ａ
、５４Ｂ 、５４Ｃ 、５４ＤはポリＳｉ、メタルシ
リサイド等により形成された第１、第２、第３、第４の
ワード線、５５はデータの書込み読出しを行う転送トラ
ンジスタのｎ＋ 型ソース領域、５６Ａ 、５６Ｂ は
第１、第２の転送トランジスタのｎ＋ 型ドレイン領域
、５７は第１の層間絶縁膜、５８はポリＳｉ、メタルシ
リサイド等により形成されたビット線、５９は第２の層
間絶縁膜、６０Ａ 、６０Ｂ はポリＳｉ等により形成
されたフィン状の第１、第２の電荷蓄積電極、６１は誘
電体膜、６２はポリＳｉ等により形成された対向電極、
６３は第３の層間絶縁膜、６４Ａ 、６４Ｂ 、６４Ｃ
、６４Ｄ 、６４Ｅ 、６４Ｆ はアルミニウム（Ａ
ｌ）配線パターン、６５はメモリセル領域、６６は周辺
回路領域を示す。
【０００４】ＤＲＡＭにおいては、高集積化されセル面
積が縮小されるに伴い、蓄積容量を充分に確保すること
が困難になってくる。そこで図３に示すように、メモリ
セルをスタック型にし、且つ電荷蓄積電極６０Ａ 、６
０Ｂ 等をフィン状に形成すると、顕著に蓄積容量を増
加することができる。
積が縮小されるに伴い、蓄積容量を充分に確保すること
が困難になってくる。そこで図３に示すように、メモリ
セルをスタック型にし、且つ電荷蓄積電極６０Ａ 、６
０Ｂ 等をフィン状に形成すると、顕著に蓄積容量を増
加することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、このフ
ィン構造を使用しても、セル面積が更に縮小されると、
フィンの数を増加して対応せざるを得なくなり、結果と
して電荷蓄積電極６０Ａ 、６０Ｂ 等の高さは大きく
なって行く。そしてこの電荷蓄積電極６０Ａ 、６０Ｂ
等はメモリセル領域６５のみに形成されるため、メモ
リセル領域６５とロジック等が形成される周辺回路領域
６６との高低差（ｈ） は極めて大きくなり、各々の領
域に配設されるＡｌ配線パターン６４Ａ 〜６４Ｆ 、
及びそれらの領域に跨がって配設されるＡｌ配線パター
ン（図示せず）を形成する際の投影露光工程において、
上記高低差（ｈ） によって露光装置の焦点深度を実質
的に減少させることになって、高い部分と低い部分を同
時に解像することが困難になり、特に上記Ａｌ配線パタ
ーン６４Ａ 〜６４Ｆ 等のパターン幅が縮小される高
集積度のＤＲＡＭ等においては断線等の致命的な欠陥を
生ずるようになる。
ィン構造を使用しても、セル面積が更に縮小されると、
フィンの数を増加して対応せざるを得なくなり、結果と
して電荷蓄積電極６０Ａ 、６０Ｂ 等の高さは大きく
なって行く。そしてこの電荷蓄積電極６０Ａ 、６０Ｂ
等はメモリセル領域６５のみに形成されるため、メモ
リセル領域６５とロジック等が形成される周辺回路領域
６６との高低差（ｈ） は極めて大きくなり、各々の領
域に配設されるＡｌ配線パターン６４Ａ 〜６４Ｆ 、
及びそれらの領域に跨がって配設されるＡｌ配線パター
ン（図示せず）を形成する際の投影露光工程において、
上記高低差（ｈ） によって露光装置の焦点深度を実質
的に減少させることになって、高い部分と低い部分を同
時に解像することが困難になり、特に上記Ａｌ配線パタ
ーン６４Ａ 〜６４Ｆ 等のパターン幅が縮小される高
集積度のＤＲＡＭ等においては断線等の致命的な欠陥を
生ずるようになる。
【０００６】そこで本発明は、高い領域と低い領域とを
有する半導体基板上に、各々の領域及びそれらに跨がっ
て配設されるパターンを形成する際の投影露光に際して
、何れの領域上にも、同時に高精度でパターンを解像す
ることが可能な半導体装置製造用マスク及び、前記マス
クを用い半導体基板面の高い領域と低い領域及びそれら
の領域に跨がって配設されるパターンを何れも高精度で
形成することが可能な半導体装置の製造方法を提供する
ことを目的とする。
有する半導体基板上に、各々の領域及びそれらに跨がっ
て配設されるパターンを形成する際の投影露光に際して
、何れの領域上にも、同時に高精度でパターンを解像す
ることが可能な半導体装置製造用マスク及び、前記マス
クを用い半導体基板面の高い領域と低い領域及びそれら
の領域に跨がって配設されるパターンを何れも高精度で
形成することが可能な半導体装置の製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記課題は、主面となる
一方の面に凹部と凸部が形成された光透過性のマスク基
板と、該マスク基板主面の凹部及び凸部上に形成された
遮光膜パターンとを有し、前記マスク基板主面の凹部が
被露光基板面の高い領域に対応する領域に形成され、前
記マスク基板主面の凸部が該被露光基板面の低い領域に
対応する領域に形成されている本発明による半導体装置
製造用マスク、若しくは高い領域と低い領域とを有する
半導体基板の全面上に形成された薄膜をパターニングす
るために該薄膜上に形成したレジスト膜にマスクを介し
てパターンの投影露光を行うに際して、該半導体基板の
高い領域に対応するマスク基板主面の第１の領域が凹部
状に形成され、該半導体基板の低い領域に対応するマス
ク基板主面の第２の領域が凸部状に形成されてなる前記
マスクを用い、該マスクの主面と凹凸部を有する半導体
基板面とを対向させて配置し投影露光を行う本発明によ
る半導体装置の製造方法によって解決される。
一方の面に凹部と凸部が形成された光透過性のマスク基
板と、該マスク基板主面の凹部及び凸部上に形成された
遮光膜パターンとを有し、前記マスク基板主面の凹部が
被露光基板面の高い領域に対応する領域に形成され、前
記マスク基板主面の凸部が該被露光基板面の低い領域に
対応する領域に形成されている本発明による半導体装置
製造用マスク、若しくは高い領域と低い領域とを有する
半導体基板の全面上に形成された薄膜をパターニングす
るために該薄膜上に形成したレジスト膜にマスクを介し
てパターンの投影露光を行うに際して、該半導体基板の
高い領域に対応するマスク基板主面の第１の領域が凹部
状に形成され、該半導体基板の低い領域に対応するマス
ク基板主面の第２の領域が凸部状に形成されてなる前記
マスクを用い、該マスクの主面と凹凸部を有する半導体
基板面とを対向させて配置し投影露光を行う本発明によ
る半導体装置の製造方法によって解決される。
【０００８】
【作用】通常、半導体装置の製造に際しての投影露光装
置においては、光はマスクを通過した後、縮小レンズを
通過して、半導体基板上に結像される。その際、マスク
（パターンを有する主面）とレンズ、レンズと半導体基
板（被露光面）の距離は、レンズの焦点が合うように設
定されている。従って、マスクとレンズ間の距離をずら
すと、結像面もずれ、最適のレンズと半導体基板間の距
離も変化する。
置においては、光はマスクを通過した後、縮小レンズを
通過して、半導体基板上に結像される。その際、マスク
（パターンを有する主面）とレンズ、レンズと半導体基
板（被露光面）の距離は、レンズの焦点が合うように設
定されている。従って、マスクとレンズ間の距離をずら
すと、結像面もずれ、最適のレンズと半導体基板間の距
離も変化する。
【０００９】なおこの際，マスクとレンズの距離を遠ざ
ければ、最適のレンズと半導体基板間の距離は近くなり
、またマスクとレンズの距離を近づければ最適のレンズ
と半導体基板間の距離は遠くなり、且つその関係は負の
比例係数を持った比例関係にある。
ければ、最適のレンズと半導体基板間の距離は近くなり
、またマスクとレンズの距離を近づければ最適のレンズ
と半導体基板間の距離は遠くなり、且つその関係は負の
比例係数を持った比例関係にある。
【００１０】以上のことから明らかなように、前記従来
技術の問題点は、例えばＤＲＡＭの製造工程において、
周辺回路領域面とレンズ間の距離と、メモリセル領域面
とレンズ間の距離とが同一でない状況で、レンズとマス
ク間の距離一定の状態で露光していたことに原因がある
。
技術の問題点は、例えばＤＲＡＭの製造工程において、
周辺回路領域面とレンズ間の距離と、メモリセル領域面
とレンズ間の距離とが同一でない状況で、レンズとマス
ク間の距離一定の状態で露光していたことに原因がある
。
【００１１】そこで本発明に係るマスクでは、半導体基
板面で凸部をなすメモリセル領域面とレンズ間の距離に
見合ったレンズとマスク主面のメモリセル領域用マスク
領域との間の距離及び半導体基板面の凹部にある周辺回
路領域面とレンズ間の距離に見合ったレンズとマスク主
面の周辺回路領域用マスク領域との間の距離を同時に確
保できるように、予めマスクの主面に前記半導体基板表
面の凸部領域と凹部領域に対応して凹部領域と凸部領域
を形成しておき、そのマスク主面上に遮光膜パターンを
形成している。従って一回の露光により、高さの異なる
メモリセル領域と周辺回路領域の両方に形成する薄膜パ
ターンを、共に精度良く形成することができる。
板面で凸部をなすメモリセル領域面とレンズ間の距離に
見合ったレンズとマスク主面のメモリセル領域用マスク
領域との間の距離及び半導体基板面の凹部にある周辺回
路領域面とレンズ間の距離に見合ったレンズとマスク主
面の周辺回路領域用マスク領域との間の距離を同時に確
保できるように、予めマスクの主面に前記半導体基板表
面の凸部領域と凹部領域に対応して凹部領域と凸部領域
を形成しておき、そのマスク主面上に遮光膜パターンを
形成している。従って一回の露光により、高さの異なる
メモリセル領域と周辺回路領域の両方に形成する薄膜パ
ターンを、共に精度良く形成することができる。
【００１２】なお、マスク面に形成する凹部領域と凸部
領域との高さの差は、半導体基板に形成されている凸部
領域と凹部領域との高低差に対して、等倍投影の場合１
倍、１／５ 縮小投影の場合５倍、１／１０縮小投影の
場合１０倍となる。
領域との高さの差は、半導体基板に形成されている凸部
領域と凹部領域との高低差に対して、等倍投影の場合１
倍、１／５ 縮小投影の場合５倍、１／１０縮小投影の
場合１０倍となる。
【００１３】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１（ａ） 〜（ｃ） は本発明に係るマスク
の一実施例の製造工程断面図、図２は本発明に係る半導
体装置の製造方法の一実施例に係る露光工程の断面図で
ある。全図を通じ同一対象物は同一符合で示す。
明する。図１（ａ） 〜（ｃ） は本発明に係るマスク
の一実施例の製造工程断面図、図２は本発明に係る半導
体装置の製造方法の一実施例に係る露光工程の断面図で
ある。全図を通じ同一対象物は同一符合で示す。
【００１４】図１（ａ） 参照
例えば１／５ 縮小投影露光に用いる本発明によるＤＲ
ＡＭ製造用マスクを形成するに際しては、通常の塗布、
露光、現像の工程を経て、光透過性を有する例えば石英
基板１の主面１Ｓの、半導体基板における周辺回路領域
に対応する周辺回路領域用マスク領域４上に、厚さ５μ
ｍ程度のレジストパターン３を形成し、次いで２００℃
程度の熱処理をおこなってレジストパターン３の端部に
テーパ部３Ｔを形成する。
ＡＭ製造用マスクを形成するに際しては、通常の塗布、
露光、現像の工程を経て、光透過性を有する例えば石英
基板１の主面１Ｓの、半導体基板における周辺回路領域
に対応する周辺回路領域用マスク領域４上に、厚さ５μ
ｍ程度のレジストパターン３を形成し、次いで２００℃
程度の熱処理をおこなってレジストパターン３の端部に
テーパ部３Ｔを形成する。
【００１５】図１（ｂ） 参照
次いで、エッチングガスに例えば４弗化炭素（ＣＦ４）
を用いたリアクティブイオンエッチング手段により上
記レジストパターン３が完全に除去されるまで石英基板
の主面１Ｓの全面エッチングを行う。このエッチングが
完了した時点で、石英基板１の主面１Ｓ側には前記レジ
ストパターン３の広さに対応する広さを有する凸部状の
周辺回路領域用マスク領域４が、またレジストパターン
３の存在しなかった領域には５μｍ程度の深さ（ｄ）
を有する凹部状のメモリセル領域用マスク領域２が形成
される。なおメモリセル領域用マスク領域２と周辺回路
領域用マスク領域４の界面は、前記レジストパターン３
端部のテーパ部３Ｔに対応するなだらかなテーパ部４Ｔ
を有し形成される。
を用いたリアクティブイオンエッチング手段により上
記レジストパターン３が完全に除去されるまで石英基板
の主面１Ｓの全面エッチングを行う。このエッチングが
完了した時点で、石英基板１の主面１Ｓ側には前記レジ
ストパターン３の広さに対応する広さを有する凸部状の
周辺回路領域用マスク領域４が、またレジストパターン
３の存在しなかった領域には５μｍ程度の深さ（ｄ）
を有する凹部状のメモリセル領域用マスク領域２が形成
される。なおメモリセル領域用マスク領域２と周辺回路
領域用マスク領域４の界面は、前記レジストパターン３
端部のテーパ部３Ｔに対応するなだらかなテーパ部４Ｔ
を有し形成される。
【００１６】図１（ｃ） 参照
次いで、通常通りスパッタ法等により上記石英基板１の
主面１Ｓ上に、前記凹部状をなすメモリセル領域用マス
ク領域２及び凸部状をなす周辺回路領域用マスク領域４
を含む全域を覆う例えば厚さ１０００Å程度のクロム（
Ｃｒ）膜（遮光膜）５を形成し、次いで通常通りこのＣ
ｒ膜５上に図示しない電子ビーム露光用レジスト膜を形
成し、電子ビームでパターンの描画露光を行った後、現
像を行って図示しないレジストパターンを形成し、次い
でこのレジストパターンをマスクにし、例えば塩素系の
ガスによるリアクティブイオンエッチング処理によりＣ
ｒ膜５の選択エッチングを行い、次いでレジスト膜を除
去して石英基板１主面１Ｓの前記凹部状をなすメモリセ
ル領域用マスク領域２及び凸部状をなす周辺回路領域用
マスク領域４にＤＲＡＭの配線パターンに対応するＣｒ
膜パターン５Ａ〜５Ｍを形成する。
主面１Ｓ上に、前記凹部状をなすメモリセル領域用マス
ク領域２及び凸部状をなす周辺回路領域用マスク領域４
を含む全域を覆う例えば厚さ１０００Å程度のクロム（
Ｃｒ）膜（遮光膜）５を形成し、次いで通常通りこのＣ
ｒ膜５上に図示しない電子ビーム露光用レジスト膜を形
成し、電子ビームでパターンの描画露光を行った後、現
像を行って図示しないレジストパターンを形成し、次い
でこのレジストパターンをマスクにし、例えば塩素系の
ガスによるリアクティブイオンエッチング処理によりＣ
ｒ膜５の選択エッチングを行い、次いでレジスト膜を除
去して石英基板１主面１Ｓの前記凹部状をなすメモリセ
ル領域用マスク領域２及び凸部状をなす周辺回路領域用
マスク領域４にＤＲＡＭの配線パターンに対応するＣｒ
膜パターン５Ａ〜５Ｍを形成する。
【００１７】このようにして形成される本発明による例
えばＤＲＡＭの配線パターン形成用の投影露光用マスク
は、図１（ｃ） に示されるように、半導体基板上に凸
部状に形成されているメモリセル領域に対応するメモリ
セル領域用マスク領域が凹部状に形成され、半導体基板
上に凹部状に形成されている周辺回路領域に対応する周
辺回路領域用マスク領域が凸部状に形成され、前記凹部
状のメモリセル領域用マスク領域２と凸部状の周辺回路
領域用マスク領域４のそれぞれの主面上にＤＲＡＭの配
線パターンに対応するＣｒ膜パターン５が形成されてな
っている。
えばＤＲＡＭの配線パターン形成用の投影露光用マスク
は、図１（ｃ） に示されるように、半導体基板上に凸
部状に形成されているメモリセル領域に対応するメモリ
セル領域用マスク領域が凹部状に形成され、半導体基板
上に凹部状に形成されている周辺回路領域に対応する周
辺回路領域用マスク領域が凸部状に形成され、前記凹部
状のメモリセル領域用マスク領域２と凸部状の周辺回路
領域用マスク領域４のそれぞれの主面上にＤＲＡＭの配
線パターンに対応するＣｒ膜パターン５が形成されてな
っている。
【００１８】なお半導体装置の製造工程における投影露
光においは、通常、縮小率１／５ 、或いは１／１０で
縮小投影露光がなされるので、半導体基板のメモリセル
領域と周辺回路領域の高さの差が１μｍあった場合に、
前記マスクにおけるメモリセル領域用マスク領域２と周
辺回路領域用マスク領域４との高さの差は、１／５ 縮
小において５μｍ程度、１／１０縮小において１０μｍ
程度に形成される。
光においは、通常、縮小率１／５ 、或いは１／１０で
縮小投影露光がなされるので、半導体基板のメモリセル
領域と周辺回路領域の高さの差が１μｍあった場合に、
前記マスクにおけるメモリセル領域用マスク領域２と周
辺回路領域用マスク領域４との高さの差は、１／５ 縮
小において５μｍ程度、１／１０縮小において１０μｍ
程度に形成される。
【００１９】また、本発明に係るマスクの場合、遮光膜
の形成面が平面状ではないが、パターンの露光が電子ビ
ーム描画法によって行われ、且つ前記縮小投影に用いら
れることからパターンの大きさが、半導体基板上に形成
されるパターンの５〜１０倍の大きさになるために、上
記パターン露光の際の焦点深度の不足による露光精度の
低下は問題にならない。
の形成面が平面状ではないが、パターンの露光が電子ビ
ーム描画法によって行われ、且つ前記縮小投影に用いら
れることからパターンの大きさが、半導体基板上に形成
されるパターンの５〜１０倍の大きさになるために、上
記パターン露光の際の焦点深度の不足による露光精度の
低下は問題にならない。
【００２０】図２は上記実施例に示したマスクを用いて
ＤＲＡＭの配線をパターニングする際の縮小投影露光の
一実施例を示した模式断面図である。この図に示すよう
に、本発明に係るマスクを用い縮小投影露光を行うに際
しては、マスク６と半導体基板７とを、縮小投影レンズ
８の両側のレンズの焦点が合う所定位置に各々の主面を
対向させて平行に配置する。この際の半導体基板７は、
主面側に図示しないメモリセル及び周辺回路素子が形成
され、これらの素子形成面上に図示しないコンタクトホ
ールを有する絶縁膜９が形成され、この絶縁膜９上に配
線材料の例えばアルミニウム（Ａｌ）層１０が被着され
、その上にレジスト膜１１が塗布されて構成されており
、前に図３により説明したようにメモリセル領域１２が
周辺回路領域１３よりも１μｍ程度高く形成されており
、それに伴ってレジスト膜１１の表面もメモリセル領域
１２上が周辺回路領域１３上よりも１μｍ程度高く形成
されている。
ＤＲＡＭの配線をパターニングする際の縮小投影露光の
一実施例を示した模式断面図である。この図に示すよう
に、本発明に係るマスクを用い縮小投影露光を行うに際
しては、マスク６と半導体基板７とを、縮小投影レンズ
８の両側のレンズの焦点が合う所定位置に各々の主面を
対向させて平行に配置する。この際の半導体基板７は、
主面側に図示しないメモリセル及び周辺回路素子が形成
され、これらの素子形成面上に図示しないコンタクトホ
ールを有する絶縁膜９が形成され、この絶縁膜９上に配
線材料の例えばアルミニウム（Ａｌ）層１０が被着され
、その上にレジスト膜１１が塗布されて構成されており
、前に図３により説明したようにメモリセル領域１２が
周辺回路領域１３よりも１μｍ程度高く形成されており
、それに伴ってレジスト膜１１の表面もメモリセル領域
１２上が周辺回路領域１３上よりも１μｍ程度高く形成
されている。
【００２１】この状態で前記実施例の構造を有するマス
ク６のメモリセル領域用マスク領域２上のＣｒ膜パター
ン５Ｃ〜５Ｋの像を半導体基板７のメモリセル領域１２
上のレジスト膜１１上にベストフォーカスで結像させる
と、前記投影レンズの特性により、マスク６の周辺回路
領域用マスク領域４上のＣｒパターン５Ａ、５Ｂ及び５
Ｌ、５Ｍの結像面（ベストフォーカス面）はマスクパタ
ーンとレンズとの距離の相違５μｍ（近くなる）を反映
して後方に１μｍずれ、それぞれ半導体基板７の周辺回
路領域１３上のレジスト膜１１上にベストフォーカスで
結像する。そこでこの状態で所定の時間露光を行い、以
後図示しないが、通常のレジスト現像を行ってＣｒ膜パ
ターン５Ａ〜５Ｍの１／５ に縮小されたレジストパタ
ーンを形成し、このレジストパターンをマスクにし通常
のドライエッチング手段によりＡｌ層１０の選択エッチ
ングを行って半導体基板７のメモリセル領域１２及び周
辺回路領域１３上にＡｌ配線パターンを形成する。
ク６のメモリセル領域用マスク領域２上のＣｒ膜パター
ン５Ｃ〜５Ｋの像を半導体基板７のメモリセル領域１２
上のレジスト膜１１上にベストフォーカスで結像させる
と、前記投影レンズの特性により、マスク６の周辺回路
領域用マスク領域４上のＣｒパターン５Ａ、５Ｂ及び５
Ｌ、５Ｍの結像面（ベストフォーカス面）はマスクパタ
ーンとレンズとの距離の相違５μｍ（近くなる）を反映
して後方に１μｍずれ、それぞれ半導体基板７の周辺回
路領域１３上のレジスト膜１１上にベストフォーカスで
結像する。そこでこの状態で所定の時間露光を行い、以
後図示しないが、通常のレジスト現像を行ってＣｒ膜パ
ターン５Ａ〜５Ｍの１／５ に縮小されたレジストパタ
ーンを形成し、このレジストパターンをマスクにし通常
のドライエッチング手段によりＡｌ層１０の選択エッチ
ングを行って半導体基板７のメモリセル領域１２及び周
辺回路領域１３上にＡｌ配線パターンを形成する。
【００２２】以上実施例に示した投影露光方法において
は本発明に係る構造のマスクを用いることにより、例え
ばＤＲＡＭのように或る纏まった領域が他の領域より高
く形成されるような半導体装置の、高い領域及び低い領
域上に同時にベストフォーカスでパターンの露光を行う
ことができる。従ってパターンの幅が大幅に縮小された
際にも高い領域及び低い領域に同時に高精度のパターン
投影を行うことができるので、例えば上記高低差を有す
る領域に微細幅の配線パターンを形成する際にピントの
ぼけによる断線等を生ずることがなくなる。
は本発明に係る構造のマスクを用いることにより、例え
ばＤＲＡＭのように或る纏まった領域が他の領域より高
く形成されるような半導体装置の、高い領域及び低い領
域上に同時にベストフォーカスでパターンの露光を行う
ことができる。従ってパターンの幅が大幅に縮小された
際にも高い領域及び低い領域に同時に高精度のパターン
投影を行うことができるので、例えば上記高低差を有す
る領域に微細幅の配線パターンを形成する際にピントの
ぼけによる断線等を生ずることがなくなる。
【００２３】
【発明の効果】以上説明のように本発明によれば、投影
露光法を用いて大きな高低差を有する基板面の高い領域
と低い領域とに同時に微細パターンを高精度で確実に形
成できる。従って、高集積化されるＤＲＡＭ等、高さの
大きく異なる領域を有する半導体装置の全面に形成され
る配線パターン等に断線等の欠陥が発生するのが防止さ
れ、その歩留りや信頼性の向上が図れる。
露光法を用いて大きな高低差を有する基板面の高い領域
と低い領域とに同時に微細パターンを高精度で確実に形
成できる。従って、高集積化されるＤＲＡＭ等、高さの
大きく異なる領域を有する半導体装置の全面に形成され
る配線パターン等に断線等の欠陥が発生するのが防止さ
れ、その歩留りや信頼性の向上が図れる。
【図１】 本発明に係るマスクの一実施例の製造工程
断面図
断面図
【図２】 本発明に係る半導体装置の製造方法の一実
施例に係る露光工程の模式断面図
施例に係る露光工程の模式断面図
【図３】 ＤＲＡＭの要部を示す断面模式図
１ 石英基板
２ メモリセル領域用マスク領域
３ レジストパターン
３Ｔ、４Ｔ テーパ部
４ 周辺回路領域用マスク領域
５Ａ〜５Ｍ Ｃｒ膜パターン
６ マスク
７ 半導体基板
８ 縮小投影レンズ
９ 絶縁膜
１０ Ａｌ層
１１ レジスト膜
１２ メモリセル領域
１３ 周辺回路領域
Claims (3)
- 【請求項１】 主面となる一方の面に凹部と凸部が形
成された光透過性のマスク基板と、該マスク基板主面の
凹部及び凸部上に形成された遮光膜パターンとを有し、
前記マスク基板主面の凹部が被露光基板面の高い領域に
対応する領域に形成され、前記マスク基板主面の凸部が
該被露光基板面の低い領域に対応する領域に形成されて
いることを特徴とする半導体装置製造用マスク。 - 【請求項２】 高い領域と低い領域とを有する半導体
基板の全面上に形成された薄膜をパターニングするため
に該薄膜上に形成したレジスト膜にマスクを介してパタ
ーンの投影露光を行うに際して、該半導体基板の高い領
域に対応するマスク基板主面の第１の領域が凹部状に形
成され、該半導体基板の低い領域に対応するマスク基板
主面の第２の領域が凸部状に形成されてなる請求項１記
載のマスクを用い、該マスクの主面と該半導体基板面と
を対向させて配置し投影露光を行うことを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記半導体基板の高い領域にメモリセ
ルが形成され、前記半導体基板の低い領域に周辺回路素
子が形成されていることを特徴とする請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041501A JPH04278951A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置製造用マスク及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041501A JPH04278951A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置製造用マスク及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278951A true JPH04278951A (ja) | 1992-10-05 |
Family
ID=12610108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041501A Pending JPH04278951A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置製造用マスク及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399747B1 (ko) * | 1995-10-12 | 2004-02-25 | 삼성전자주식회사 | 도전성접착제를채용한액정표시장치 |
| KR100447108B1 (ko) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | 마스크 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140955U (ja) * | 1984-02-29 | 1985-09-18 | 富士通株式会社 | 段差付きホトマスク |
| JPH023044A (ja) * | 1988-06-17 | 1990-01-08 | Sanyo Electric Co Ltd | 露光方法 |
| JPH03203737A (ja) * | 1989-12-29 | 1991-09-05 | Hitachi Ltd | マスクおよび露光装置 |
-
1991
- 1991-03-07 JP JP3041501A patent/JPH04278951A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140955U (ja) * | 1984-02-29 | 1985-09-18 | 富士通株式会社 | 段差付きホトマスク |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399747B1 (ko) * | 1995-10-12 | 2004-02-25 | 삼성전자주식회사 | 도전성접착제를채용한액정표시장치 |
| KR100447108B1 (ko) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | 마스크 제조방법 |
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