JPH04319815A - バス回路 - Google Patents
バス回路Info
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- JPH04319815A JPH04319815A JP8709491A JP8709491A JPH04319815A JP H04319815 A JPH04319815 A JP H04319815A JP 8709491 A JP8709491 A JP 8709491A JP 8709491 A JP8709491 A JP 8709491A JP H04319815 A JPH04319815 A JP H04319815A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 15
- 239000000872 buffer Substances 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路のバス回路に関
し、特に複数の入力信号の内１つを制御信号に応じて選
択し、バスラインを介して出力するバス回路に関する。
し、特に複数の入力信号の内１つを制御信号に応じて選
択し、バスラインを介して出力するバス回路に関する。
【０００２】
【従来の技術】図３は従来のバス回路の一例を示すブロ
ック図であり、制御信号Ｃ１〜Ｃ３に応じてオンオフ動
作してバスライン５０へ入力信号Ｓ１〜Ｓ３をそれぞれ
送出するトライステートバッファ５１〜５３と、バスラ
イン５０からの信号を受けて出力する出力バッファ５４
とで構成されている。トライステートバッファ５１〜５
３は、制御信号Ｃ１〜Ｃ３が論理「１」のときオン状態
となり入力信号を出力する。また、制御信号Ｃ１〜Ｃ３
が論理「０」のときはオフ状態となって入力信号を出力
しない。
ック図であり、制御信号Ｃ１〜Ｃ３に応じてオンオフ動
作してバスライン５０へ入力信号Ｓ１〜Ｓ３をそれぞれ
送出するトライステートバッファ５１〜５３と、バスラ
イン５０からの信号を受けて出力する出力バッファ５４
とで構成されている。トライステートバッファ５１〜５
３は、制御信号Ｃ１〜Ｃ３が論理「１」のときオン状態
となり入力信号を出力する。また、制御信号Ｃ１〜Ｃ３
が論理「０」のときはオフ状態となって入力信号を出力
しない。
【０００３】
【発明が解決しようとする課題】上述したように従来の
バス回路は、２以上の制御信号が論理「１」となった場
合、複数のトライステートバッファがオン状態となって
、それぞれが入力信号をバスラインに送出するので、バ
スライン上には複数の信号が同時に出力されて競合し不
定状態となる。従って、もし、互いに異なる信号が競合
した場合には、バスラインの状態が不定となり誤動作す
るばかりでなく、最悪の場合、トライステートバッファ
の出力部に過大電流が流れて焼損させるという問題点が
ある。
バス回路は、２以上の制御信号が論理「１」となった場
合、複数のトライステートバッファがオン状態となって
、それぞれが入力信号をバスラインに送出するので、バ
スライン上には複数の信号が同時に出力されて競合し不
定状態となる。従って、もし、互いに異なる信号が競合
した場合には、バスラインの状態が不定となり誤動作す
るばかりでなく、最悪の場合、トライステートバッファ
の出力部に過大電流が流れて焼損させるという問題点が
ある。
【０００４】本発明の目的は、２以上の制御信号が論理
「１」となっても、複数の信号がバスライン上で競合す
ることのないバス回路を提供することにある。
「１」となっても、複数の信号がバスライン上で競合す
ることのないバス回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のバス回路は、複
数の入力信号および各入力信号に対応する複数の制御信
号を受け、この複数の制御信号に応じて複数の入力信号
の内１つを選択してバスラインへ送出するバス回路にお
いて、前記各入力信号に対応して設けられ切替信号に応
じてオンオフ動作して前記入力信号を前記バスラインへ
送出する複数のスイッチ回路と、この各スイッチ回路に
対応して設けられ前記制御信号に応じて前記切替信号を
生成する複数の切替信号生成回路とを備え、前記切替信
号生成回路は、入力する制御信号に所定の遅延を与える
遅延回路と、リセット信号および前記遅延回路の出力信
号を受け前記リセット信号がリセットを指示したときは
前記スイッチ回路をオフ状態にする前記切替信号を出力
し、前記リセット信号がリセット解除を指示したときは
前記遅延回路の出力信号に応じて前記スイッチ回路をオ
ン状態にする前記切替信号を出力するフリップフロップ
回路と、このフリップフロップ回路からの切替信号が前
記スイッチ回路をオン状態とするように変化するときに
所定時間だけ出力論理レベルを反転させてトリガ信号を
生成する手段と、前記入力する制御信号および他の切替
信号生成回路が生成した前記トリガ信号をそれぞれ受け
て前記リセット信号を生成する手段とを備えて構成され
ている。また、前記トリガ信号生成手段は、前記フリッ
プフロップ回路が出力する切替信号の論理レベルを反転
するインバータと、一方の入力端に前記インバータの出
力信号を受け他方の入力端に前記遅延回路の出力信号を
受けて否定積を前記トリガ信号として出力する２入力Ｎ
ＡＮＤ回路とを具備し、また前記リセット信号生成手段
は、複数の入力端の内１つに前記入力する制御信号を受
け他の入力端に他の切替信号生成回路の前記２入力ＮＡ
ＮＤ回路からの出力信号を受けて否定積を前記リセット
信号として出力する多入力ＮＡＮＤ回路とを具備して構
成してもよい。
数の入力信号および各入力信号に対応する複数の制御信
号を受け、この複数の制御信号に応じて複数の入力信号
の内１つを選択してバスラインへ送出するバス回路にお
いて、前記各入力信号に対応して設けられ切替信号に応
じてオンオフ動作して前記入力信号を前記バスラインへ
送出する複数のスイッチ回路と、この各スイッチ回路に
対応して設けられ前記制御信号に応じて前記切替信号を
生成する複数の切替信号生成回路とを備え、前記切替信
号生成回路は、入力する制御信号に所定の遅延を与える
遅延回路と、リセット信号および前記遅延回路の出力信
号を受け前記リセット信号がリセットを指示したときは
前記スイッチ回路をオフ状態にする前記切替信号を出力
し、前記リセット信号がリセット解除を指示したときは
前記遅延回路の出力信号に応じて前記スイッチ回路をオ
ン状態にする前記切替信号を出力するフリップフロップ
回路と、このフリップフロップ回路からの切替信号が前
記スイッチ回路をオン状態とするように変化するときに
所定時間だけ出力論理レベルを反転させてトリガ信号を
生成する手段と、前記入力する制御信号および他の切替
信号生成回路が生成した前記トリガ信号をそれぞれ受け
て前記リセット信号を生成する手段とを備えて構成され
ている。また、前記トリガ信号生成手段は、前記フリッ
プフロップ回路が出力する切替信号の論理レベルを反転
するインバータと、一方の入力端に前記インバータの出
力信号を受け他方の入力端に前記遅延回路の出力信号を
受けて否定積を前記トリガ信号として出力する２入力Ｎ
ＡＮＤ回路とを具備し、また前記リセット信号生成手段
は、複数の入力端の内１つに前記入力する制御信号を受
け他の入力端に他の切替信号生成回路の前記２入力ＮＡ
ＮＤ回路からの出力信号を受けて否定積を前記リセット
信号として出力する多入力ＮＡＮＤ回路とを具備して構
成してもよい。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の一実施例を示すブロック図
であり、入力する制御信号Ｃ１，Ｃ２，Ｃ３を受けて切
替信号Ｃ１１，Ｃ２１，Ｃ３１を生成する切替信号生成
回路１１，２１，３１と、切替信号Ｃ１１，Ｃ２１，Ｃ
３１に応じてオンオフ動作して入力信号Ｓ１，Ｓ２，Ｓ
３をバスライン４０へ送出するトライステートバッファ
１０，２０，３０と、バスライン４０から信号を受けて
出力する出力バッファ４１とで構成されている。
であり、入力する制御信号Ｃ１，Ｃ２，Ｃ３を受けて切
替信号Ｃ１１，Ｃ２１，Ｃ３１を生成する切替信号生成
回路１１，２１，３１と、切替信号Ｃ１１，Ｃ２１，Ｃ
３１に応じてオンオフ動作して入力信号Ｓ１，Ｓ２，Ｓ
３をバスライン４０へ送出するトライステートバッファ
１０，２０，３０と、バスライン４０から信号を受けて
出力する出力バッファ４１とで構成されている。
【０００８】また、切替信号生成回路１１，２１，３１
は、遅延回路１２，２２，３２と、切替信号Ｃ１１，Ｃ
２１，Ｃ３１を出力するＤ型フリップフロップ回路１３
，２３，３３と、３入力ＮＡＮＤ回路１４，２４，３４
と、インバータ１５，２５，３５と、２入力ＮＡＮＤ回
路１６，２６，３６とをそれぞれ有している。ここで、
遅延回路１２，２２，３２は、入力する制御信号Ｃ１，
Ｃ２，Ｃ３にそれぞれ所定の遅延を与えて信号Ｃ１０，
Ｃ２０，Ｃ３０とし、Ｄ型フリップフロップ回路１３，
２３，３３の入力端子Ｃへそれぞれ送出する。３入力Ｎ
ＡＮＤ回路１４，２４，３４は、入力端の１つに各切替
信号生成回路に入力する制御信号Ｃ１，Ｃ２，Ｃ３を受
け、他の２つの入力端に他の切替信号生成回路からのト
リガ信号Ｃ１２，Ｃ２２，Ｃ３２を受けてリセット信号
Ｃ１３，Ｃ２３，Ｃ３３を生成し、Ｄ型フリップフロッ
プ回路のリセット端子Ｒへそれぞれ送出する。２入力Ｎ
ＡＮＤ回路１６，２６，３６は、一方の入力端にインバ
ータ１５，２５，３５を介して切替信号Ｃ１１，Ｃ２１
，Ｃ３１を受け、他方の入力端には信号Ｃ１０，Ｃ２０
，Ｃ３０を受けてトリガ信号Ｃ１２，Ｃ２２，Ｃ３２を
生成し、他の切替信号生成回路の３入力ＮＡＮＤ回路１
４，２４，３４へそれぞれ送出する。
は、遅延回路１２，２２，３２と、切替信号Ｃ１１，Ｃ
２１，Ｃ３１を出力するＤ型フリップフロップ回路１３
，２３，３３と、３入力ＮＡＮＤ回路１４，２４，３４
と、インバータ１５，２５，３５と、２入力ＮＡＮＤ回
路１６，２６，３６とをそれぞれ有している。ここで、
遅延回路１２，２２，３２は、入力する制御信号Ｃ１，
Ｃ２，Ｃ３にそれぞれ所定の遅延を与えて信号Ｃ１０，
Ｃ２０，Ｃ３０とし、Ｄ型フリップフロップ回路１３，
２３，３３の入力端子Ｃへそれぞれ送出する。３入力Ｎ
ＡＮＤ回路１４，２４，３４は、入力端の１つに各切替
信号生成回路に入力する制御信号Ｃ１，Ｃ２，Ｃ３を受
け、他の２つの入力端に他の切替信号生成回路からのト
リガ信号Ｃ１２，Ｃ２２，Ｃ３２を受けてリセット信号
Ｃ１３，Ｃ２３，Ｃ３３を生成し、Ｄ型フリップフロッ
プ回路のリセット端子Ｒへそれぞれ送出する。２入力Ｎ
ＡＮＤ回路１６，２６，３６は、一方の入力端にインバ
ータ１５，２５，３５を介して切替信号Ｃ１１，Ｃ２１
，Ｃ３１を受け、他方の入力端には信号Ｃ１０，Ｃ２０
，Ｃ３０を受けてトリガ信号Ｃ１２，Ｃ２２，Ｃ３２を
生成し、他の切替信号生成回路の３入力ＮＡＮＤ回路１
４，２４，３４へそれぞれ送出する。
【０００９】次に動作を説明する。
【００１０】図２は、図１に示したバス回路の動作を説
明するためのタイミングチャートであり、制御信号Ｃ１
，Ｃ２，Ｃ３が、時刻Ｔ１，Ｔ２，Ｔ３にそれぞれ論理
「０」から「１」へ変化した場合を示している。ここで
、トライステートバッファ１０，２０，３０は、切替信
号Ｃ１１，Ｃ２１，Ｃ３１が論理「１」のときオン状態
となって入力信号を出力するが、論理「０」のときはオ
フ状態となり入力信号を出力しないスイッチ回路として
機能する。
明するためのタイミングチャートであり、制御信号Ｃ１
，Ｃ２，Ｃ３が、時刻Ｔ１，Ｔ２，Ｔ３にそれぞれ論理
「０」から「１」へ変化した場合を示している。ここで
、トライステートバッファ１０，２０，３０は、切替信
号Ｃ１１，Ｃ２１，Ｃ３１が論理「１」のときオン状態
となって入力信号を出力するが、論理「０」のときはオ
フ状態となり入力信号を出力しないスイッチ回路として
機能する。
【００１１】まず、時刻Ｔ１までは、制御信号Ｃ１，Ｃ
２，Ｃ３が全て論理「０」であるので、２入力ＮＡＮＤ
回路１６，２６，３６および３入力ＮＡＮＤ回路１４，
２４，３４の出力は全て論理「１」となっている。従っ
て、Ｄ型フリップフロップ回路１３，２３，３３は論理
「１」のリセット信号を受けてリセット状態となり、、
論理「０」の切替信号Ｃ１１，Ｃ２１，Ｃ３１を出力す
るので、トライステートバッファ１０，２０，３０は全
てオフ状態となり、バスライン４０には入力信号が送出
されない。
２，Ｃ３が全て論理「０」であるので、２入力ＮＡＮＤ
回路１６，２６，３６および３入力ＮＡＮＤ回路１４，
２４，３４の出力は全て論理「１」となっている。従っ
て、Ｄ型フリップフロップ回路１３，２３，３３は論理
「１」のリセット信号を受けてリセット状態となり、、
論理「０」の切替信号Ｃ１１，Ｃ２１，Ｃ３１を出力す
るので、トライステートバッファ１０，２０，３０は全
てオフ状態となり、バスライン４０には入力信号が送出
されない。
【００１２】さて、時刻Ｔ１では、制御信号Ｃ１が論理
「１」となり、３入力ＮＡＮＤ回路１４の入力が全て論
理「１」となるので、リセット信号Ｃ１３は論理「０」
となる。従って、Ｄ型フリップフロップ回路１３はリセ
ット解除状態となり、入力端Ｃに供給される信号Ｃ１０
が論理「０」から「１」へ立上るときに切替信号Ｃ１１
を論理「１」にセットする。
「１」となり、３入力ＮＡＮＤ回路１４の入力が全て論
理「１」となるので、リセット信号Ｃ１３は論理「０」
となる。従って、Ｄ型フリップフロップ回路１３はリセ
ット解除状態となり、入力端Ｃに供給される信号Ｃ１０
が論理「０」から「１」へ立上るときに切替信号Ｃ１１
を論理「１」にセットする。
【００１３】ところで、２入力ＮＡＮＤ回路１６，２６
，３６は、信号Ｃ１０，Ｃ２０，Ｃ３０がそれぞれ論理
「０」のとき、および切替信号Ｃ１１，Ｃ２１，Ｃ３１
がそれぞれ論理「１」のときは論理「１」を出力してい
る。しかし、時刻Ｔ１において、Ｄ型フリップフロップ
回路１３の出力が論理「１」にセットされるまでの時間
、２入力ＮＡＮＤ回路１６に入力する信号Ｃ１０および
インバータ１５の出力が共に論理「１」となるので、２
入力ＮＡＮＤ回路１６は出力レベルを論理「０」にして
トリガ信号Ｃ１２を生成し、３入力ＮＡＮＤ回路２４お
よび３４へ送出する。このとき３入力ＮＡＮＤ回路２４
，３４は、既に論理「０」の制御信号Ｃ２，Ｃ３を受け
ているので、出力（リセット信号Ｃ２３，Ｃ３３）は論
理「１」で変化しない。従って、切替信号Ｃ１１のみ論
理「１」となるので、トライステートバッファ１０のみ
オン状態となり、入力信号Ｓ１がバスライン４０へ送出
される。
，３６は、信号Ｃ１０，Ｃ２０，Ｃ３０がそれぞれ論理
「０」のとき、および切替信号Ｃ１１，Ｃ２１，Ｃ３１
がそれぞれ論理「１」のときは論理「１」を出力してい
る。しかし、時刻Ｔ１において、Ｄ型フリップフロップ
回路１３の出力が論理「１」にセットされるまでの時間
、２入力ＮＡＮＤ回路１６に入力する信号Ｃ１０および
インバータ１５の出力が共に論理「１」となるので、２
入力ＮＡＮＤ回路１６は出力レベルを論理「０」にして
トリガ信号Ｃ１２を生成し、３入力ＮＡＮＤ回路２４お
よび３４へ送出する。このとき３入力ＮＡＮＤ回路２４
，３４は、既に論理「０」の制御信号Ｃ２，Ｃ３を受け
ているので、出力（リセット信号Ｃ２３，Ｃ３３）は論
理「１」で変化しない。従って、切替信号Ｃ１１のみ論
理「１」となるので、トライステートバッファ１０のみ
オン状態となり、入力信号Ｓ１がバスライン４０へ送出
される。
【００１４】時刻Ｔ２になると、制御信号Ｃ２が論理「
１」となり、３入力ＮＡＮＤ回路２４の入力が全て論理
「１」となるので、論理「０」のリセット信号Ｃ２３を
出力し、Ｄ型フリップフロップ回路２３をリセット解除
状態とする。Ｄ型フリップフロップ回路２３は、信号Ｃ
２０が論理「０」から「１」へ立上るときに切替信号Ｃ
２１を論理「１」にセットする。このとき、２入力ＮＡ
ＮＤ回路２６は、時刻Ｔ１の場合と同様に出力レベルを
瞬時論理「０」としてトリガ信号Ｃ２２を生成し、３入
力ＮＡＮＤ回路１４および３４へ送出する。３入力ＮＡ
ＮＤ回路１４は、論理「０」のトリガ信号Ｃ２２に受け
てリセット信号Ｃ１３を瞬時論理「１」とし、Ｄ型フリ
ップフロップ回路１３をリセットさせて切替信号Ｃ１１
を論理「０」にする。一方、３入力ＮＡＮＤ回路３４は
、既に論理「０」の制御信号Ｃ３を受けているので、論
理「０」のトリガ信号Ｃ２２に受けても出力信号Ｃ３３
は論理「１」のままである。従って、切替信号Ｃ１１は
論理「１」から「０」となり、また切替信号Ｃ２１は論
理「０」から「１」となり、更に切替信号Ｃ３１は論理
「０」のままであるので、トライステートバッファ１０
，３０はオフ状態、トライステートバッファ２０のみオ
ン状態となって、入力信号Ｓ２のみがバスライン４０へ
送出される。
１」となり、３入力ＮＡＮＤ回路２４の入力が全て論理
「１」となるので、論理「０」のリセット信号Ｃ２３を
出力し、Ｄ型フリップフロップ回路２３をリセット解除
状態とする。Ｄ型フリップフロップ回路２３は、信号Ｃ
２０が論理「０」から「１」へ立上るときに切替信号Ｃ
２１を論理「１」にセットする。このとき、２入力ＮＡ
ＮＤ回路２６は、時刻Ｔ１の場合と同様に出力レベルを
瞬時論理「０」としてトリガ信号Ｃ２２を生成し、３入
力ＮＡＮＤ回路１４および３４へ送出する。３入力ＮＡ
ＮＤ回路１４は、論理「０」のトリガ信号Ｃ２２に受け
てリセット信号Ｃ１３を瞬時論理「１」とし、Ｄ型フリ
ップフロップ回路１３をリセットさせて切替信号Ｃ１１
を論理「０」にする。一方、３入力ＮＡＮＤ回路３４は
、既に論理「０」の制御信号Ｃ３を受けているので、論
理「０」のトリガ信号Ｃ２２に受けても出力信号Ｃ３３
は論理「１」のままである。従って、切替信号Ｃ１１は
論理「１」から「０」となり、また切替信号Ｃ２１は論
理「０」から「１」となり、更に切替信号Ｃ３１は論理
「０」のままであるので、トライステートバッファ１０
，３０はオフ状態、トライステートバッファ２０のみオ
ン状態となって、入力信号Ｓ２のみがバスライン４０へ
送出される。
【００１５】時刻Ｔ３になると制御信号Ｃ３が論理「１
」となり、時刻Ｔ２の場合と同様に動作して、トライス
テートバッファ２０はオフ状態となり、トライステート
バッファ３０のみオン状態となって、入力信号Ｓ３のみ
がバスライン４０へ送出される。
」となり、時刻Ｔ２の場合と同様に動作して、トライス
テートバッファ２０はオフ状態となり、トライステート
バッファ３０のみオン状態となって、入力信号Ｓ３のみ
がバスライン４０へ送出される。
【００１６】また、時刻Ｔ４になると制御信号Ｃ３が論
理「０」となり、３入力ＮＡＮＤ回路３４からのリセッ
ト信号Ｃ３３が論理「１」となるので、Ｄ型フリップフ
ロップ回路３３はリセットされて切替信号Ｃ３１は論理
「０」となる。従って、トライステートバッファ３０は
オフ状態となって、入力信号Ｓ３の送出は停止する。
理「０」となり、３入力ＮＡＮＤ回路３４からのリセッ
ト信号Ｃ３３が論理「１」となるので、Ｄ型フリップフ
ロップ回路３３はリセットされて切替信号Ｃ３１は論理
「０」となる。従って、トライステートバッファ３０は
オフ状態となって、入力信号Ｓ３の送出は停止する。
【００１７】以上述べたように、複数の入力信号に対応
する複数の制御信号が順次論理「０」から「１」に変化
した場合、後から論理「１」に変化した制御信号を優先
して複数のトライステートバッファの内１つをオン状態
とするように切替信号を生成できる。
する複数の制御信号が順次論理「０」から「１」に変化
した場合、後から論理「１」に変化した制御信号を優先
して複数のトライステートバッファの内１つをオン状態
とするように切替信号を生成できる。
【００１８】なお、本実施例では、入力信号および制御
信号がそれぞれ３つの場合について説明したが、入力信
号および制御信号に応じてトライステートバッファおよ
び切替信号生成回路をそれぞれ設けることにより、４以
上の入力信号および制御信号に対応できる。また、Ｄ型
フリップフロップ回路の代りに、Ｓ−Ｒ型フリップフロ
ップ回路を微分回路を設けて使用しても同様に動作させ
ることができる。
信号がそれぞれ３つの場合について説明したが、入力信
号および制御信号に応じてトライステートバッファおよ
び切替信号生成回路をそれぞれ設けることにより、４以
上の入力信号および制御信号に対応できる。また、Ｄ型
フリップフロップ回路の代りに、Ｓ−Ｒ型フリップフロ
ップ回路を微分回路を設けて使用しても同様に動作させ
ることができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、複
数の制御信号に対応して複数のフリップフロップ回路を
設け、このフリップフロップ回路が生成する切替信号に
よって複数のスイッチ回路を制御し、この切替信号を変
化させるときにトリガ信号を生成して他のフリップフロ
ップ回路をリセットさせることにより、後から変化した
制御信号を優先して複数のスイッチ回路の内１つのみを
オン状態とするように切替信号を生成できる。従って、
複数のスイッチ回路からの信号がバスライン上で競合す
ることはなく、従来のように互いに異なる信号が競合し
てバスラインの状態が不定となり誤動作することはない
。また、スイッチ回路としてトライステートバッファを
使用した場合に、トライステートバッファの出力部に過
大電流が流れて焼損するということも防止できる。
数の制御信号に対応して複数のフリップフロップ回路を
設け、このフリップフロップ回路が生成する切替信号に
よって複数のスイッチ回路を制御し、この切替信号を変
化させるときにトリガ信号を生成して他のフリップフロ
ップ回路をリセットさせることにより、後から変化した
制御信号を優先して複数のスイッチ回路の内１つのみを
オン状態とするように切替信号を生成できる。従って、
複数のスイッチ回路からの信号がバスライン上で競合す
ることはなく、従来のように互いに異なる信号が競合し
てバスラインの状態が不定となり誤動作することはない
。また、スイッチ回路としてトライステートバッファを
使用した場合に、トライステートバッファの出力部に過
大電流が流れて焼損するということも防止できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例のバス回路の動作を示すタイミングチ
ャートである。
ャートである。
【図３】従来のバス回路の一例を示すブロック図である
。
。
１０，２０，３０ トライステートバッファ１１
，２１，３１ 切替信号生成回路１２，２２，３
２ 遅延回路 １３，２３，３３ Ｄ型フリップフロップ回路１
４，２４，３４ ３入力ＮＡＮＤ回路１５，２５
，３５ インバータ
，２１，３１ 切替信号生成回路１２，２２，３
２ 遅延回路 １３，２３，３３ Ｄ型フリップフロップ回路１
４，２４，３４ ３入力ＮＡＮＤ回路１５，２５
，３５ インバータ
Claims (2)
- 【請求項１】 複数の入力信号および各入力信号に対
応する複数の制御信号を受け、この複数の制御信号に応
じて複数の入力信号の内１つを選択してバスラインへ送
出するバス回路において、前記各入力信号に対応して設
けられ切替信号に応じてオンオフ動作して前記入力信号
を前記バスラインへ送出する複数のスイッチ回路と、こ
の各スイッチ回路に対応して設けられ前記制御信号に応
じて前記切替信号を生成する複数の切替信号生成回路と
を備え、前記切替信号生成回路は、入力する制御信号に
所定の遅延を与える遅延回路と、リセット信号および前
記遅延回路の出力信号を受け前記リセット信号がリセッ
トを指示したときは前記スイッチ回路をオフ状態にする
前記切替信号を出力し、前記リセット信号がリセット解
除を指示したときは前記遅延回路の出力信号に応じて前
記スイッチ回路をオン状態にする前記切替信号を出力す
るフリップフロップ回路と、このフリップフロップ回路
からの切替信号が前記スイッチ回路をオン状態とするよ
うに変化するときに所定時間だけ出力論理レベルを反転
させてトリガ信号を生成する手段と、前記入力する制御
信号および他の切替信号生成回路が生成した前記トリガ
信号をそれぞれ受けて前記リセット信号を生成する手段
とを備えることを特徴とするバス回路。 - 【請求項２】 前記トリガ信号生成手段は、前記フリ
ップフロップ回路が出力する切替信号の論理レベルを反
転するインバータと、一方の入力端に前記インバータの
出力信号を受け他方の入力端に前記遅延回路の出力信号
を受けて否定積を前記トリガ信号として出力する２入力
ＮＡＮＤ回路とを具備し、また前記リセット信号生成手
段は、複数の入力端の内１つに前記入力する制御信号を
受け他の入力端に他の切替信号生成回路の前記２入力Ｎ
ＡＮＤ回路からの出力信号を受けて否定積を前記リセッ
ト信号として出力する多入力ＮＡＮＤ回路とを具備する
ことを特徴とする請求項１記載のバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8709491A JP2665070B2 (ja) | 1991-04-19 | 1991-04-19 | バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8709491A JP2665070B2 (ja) | 1991-04-19 | 1991-04-19 | バス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04319815A true JPH04319815A (ja) | 1992-11-10 |
| JP2665070B2 JP2665070B2 (ja) | 1997-10-22 |
Family
ID=13905367
Family Applications (1)
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|---|---|---|---|
| JP8709491A Expired - Lifetime JP2665070B2 (ja) | 1991-04-19 | 1991-04-19 | バス回路 |
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| JP (1) | JP2665070B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112261A1 (ja) * | 2004-05-13 | 2005-11-24 | Matsushita Electric Industrial Co., Ltd. | 選択回路 |
-
1991
- 1991-04-19 JP JP8709491A patent/JP2665070B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112261A1 (ja) * | 2004-05-13 | 2005-11-24 | Matsushita Electric Industrial Co., Ltd. | 選択回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2665070B2 (ja) | 1997-10-22 |
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