JPH0437907A

JPH0437907A - スムージング加減速方式

Info

Publication number: JPH0437907A
Application number: JP2143405A
Authority: JP
Inventors: Ichiro Yoshino; 一郎吉野; Yoshiharu Yuki; 結城　由治
Original assignee: Nachi Fujikoshi Corp
Current assignee: Nachi Fujikoshi Corp
Priority date: 1990-06-01
Filing date: 1990-06-01
Publication date: 1992-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ＮＣ（数値制御）機器の数値制御におけるス
ムージング加減速方式に関する。詳細には、タイマ割込
を使用しモータ側で発生するトルク変動を改善し、加減
速時の振動を軽減し、サイクルタイムを短縮したスムー
ジング加減速方式に関する。

〈従来の技術）従来、ＮＣ装置の数値制御において、ソフトウェア・サ
ーボによる制御を行う場合、その分配周期により、サー
ボ　コントロール部の性能が左右されることが知られて
いる。

第６図は加速時の速度指令の時間変化の説明図である。

この図で、現状のＮＣ機器では分配周期をΔＴ（ｍｓ）
とすると、加減速時の速度も同様に八Ｔで変化する。し
たがって、八Ｔの値の大きさによっては加減速時の速度
指令がステップ状になりモータトルク変動に与える影響
が大きくなる。

一般に、この解決は時定数を大きくすることによって、
そのステップ状の電圧変化を小さくすることで対応１で
きる。しかしながら、最近のサイクルタイム短縮等、高
速化の要求に伴い時定数は小さくする傾向にあり、その
値に反比例して前述のモータトルク変動への影響を無視
しえなくなってきている。

したがって、分配周期を短くすることが当面の課題であ
るがこの解決にはハードウェアでの高速化を必要とし、
コスト、技術両面で困難な状況にある。

（発明が解決しようとする課題）したがって、加減速時の速度変動を小さくすることによ
りモータトルク変動への影響を低減する必要がある。こ
のため、定速状態では指令速度変動はほとんどなく分配
周期も八Ｔで充分であるが、加減速時には速度指令電圧
の細分化手法を行うことでかかる課題を解決しようとす
るものである。

この結果、ハードウェアでの高速化を必要とせずコスト
、技術面で優れ、モータ側で発生するトルク変動を改善
し、加減速時の振動を軽減し、サイクルタイムを短縮し
たスムージング加減速方式とすることを目的としている
。

（課題を解決するための手段）上記目的を達成するために、本発明のスムージング加減
速方式は、割込コントローラ（二対し所定間隔で割込要
求を行う第１、第２のタイマと、該第１のタイマ割込に
よりメモリから分配及びフィードバック処理を読み出し
実行するＣＰＩＪと、該ＣＰＵにより処理された分配速
度指令を与える手段とからなるソフトウェア・サーボ構
成のＮＣ装置において、　前記第２のタイマ割込処理は
第１のタイマ割込処理時間の空時間に選択し、かつ、該
処理時間は第１のタイマの分配処理の空時間よりやや小
さい値を与える手段と、前記第２のタイマ割込により前
記第１のタイマ割込による速度指令電圧の直線近似化処
理を実行する手段とを備えたスムージング加減速方式に
より提供される。

さらに、分配周期毎に決定される速度指令電圧を第２の
タイマ割込処理時間内で積分演算する手段を備えた前記
スムージング加減速方式により効果的に提供される。

（作用）本発明のスムージング加減速方式は、２つのタイマ割込
を使用し、通常のステップ状の速度指令電圧出力の直線
近似を可能とするため、第２のタイマ割込処理時間は第
１のタイマ割込処理時間の空時間を利用する。この処理
時間は、丁度第１のタイマの分配処理の空時間よりやや
小さい値を取るようにされている。この間に速度指令電
圧の出力処理が実行される。

この結果、加減速時のステップ状の速度指令電圧を細分
化することとなり、モータ側で発生するトルク変動が改
善、加減速時に時定数を小さくするため発生していた機
器の振動を軽減しサイクルタイムを短縮できるものであ
る。

（実施例）以下本発明の一実施例について具体的に図面を用いて説
明する。

第７図はＮＣ数値制御における通常の分配の実行処理の
状況の時間変化を示した図である。この分配はタイマ割
込により時間（分配周期）Δτ毎の実行処理によって実
現している。タイマ割込処理間は八Ｔ°とする。ここで
、加減速時のステップ状の速度指令電圧を細分化するこ
ととし、へＴ毎の前記第１のタイマに加えて第２のタイ
マ割込を用いることに着目した。

分配処理毎に決定される速度指令電圧値ΔＤｎに対し、
実際に速度指令電圧を出力するのは、第２のタイマ割込
処理により実現し、その変化量をΔＤとすると、その変
化量は以下の通り与えられる。

ΔＤ＝Ｋ・ΔＤｎ　　　ここで、には係数上式のΔＤを
積分し第２のタイマ割込処理内で速度指令電圧値として
出力するものである。第１図はこれらの理解を助ける説
明図でスムージング加減速方式の加速時の速度指令電圧
の時間変化の様子が示されている。

ここで、Ｋは速度指令電圧として出力する際に生ずるＣ
Ｒ酸成分遅れ等を考慮した係数であり、６１間はオーブ
ンループ制御のため、次式により与えられる。

Ｎ＋１Ｎ；ΔＴ／Δｔまた、第２のタイマ割込処理時間Δｔ゛は、第１のタイ
マ割込処理時間へＴ′の空時間を利用するなめ、次の関
係式が成立する。

八Ｔ−ΔＴ　＞Ｎ・Δｔ” 実際の処理状況は第２図のタイマ割込処理を示すタイム
チャートに示されている。すなわち、横軸は経過時間で
へＴ毎の実行処理間に第１のタイマ割込から分配処理の
終了に至る間に第２のタイマ割込処理をΔＬ毎に実行す
る。この処理時間Δｔ°は丁度第１のタイマの分配処理
の空時間よりやや小さい値を取るようにされている。こ
の間に速度指令電圧の出力処理が実行される。

第３図は本発明のスムージング加減速方式を実現するＮ
Ｃ装置の一例を示すブロック図である。

このＮＣ装置はソフトウェア・サーボとして、分配及び
位置フィードバック処理系を構成するため、少なくとも
メモリー、タイマ２、割込コントローラ３、ＣＰＵ４、
位置カウンタ５及びＤ／Ａコンバータ６を図のブロック
構成としたものである。

ここで、タイマ２はインターバル出力可能な第１のタイ
マ（ｉｏｍｓ）及び第２のタイマ（１璽Ｓ）を持ち、割
込コントローラ３に対し、一定時間間隔で割込要求を行
う。

割込コントローラ３は割込を受けると同時に、ＣＰＵ４
に対し割込処理の要求を行う。

ＣＰＵ４は第１のタイマの割込により、メモリ１から分
配及びフィードバックの処理を読み出し実行する。この
とき位置カウンタ５の取り込み及び分配指令に基づく速
度指令出力をＤ／Ａコンバータ６に対して行う、さらに
、Ｄ／Ａコンバータ６のアナログ出力はサーボアンプ７
をへて外部アクチュエータ、サーボモータ８を駆動する
。

エンコーダ９の検出出力は位置カウンタ５及びサーボア
ンプ７に入力される。

加減速処理に入ると第２のタイマ割込により、第１のタ
イマ割込でステップ状に変化するＤ／Ａコンバータ６へ
の出力値（ＡＤｎ）を直線近似する処理、すなわち、Ａ
Ｄｎの積分に相当したスムージング加減速処理を行う。

このような構成において、スムージング加減速方式の動
作を第４図のフローチャートを用いて説明する。同図（
１）は第１のタイマ割込で実行されるフィードバック処
理のＤ／Ａコンバータ６出力部分についてのフローチャ
ートである。

第１のタイマ割込で実行されるフィードバック処理のＤ
／Ａコンバータ６出力部分について。

まず、従来の加減速処理の部分（ＤＡＣＯＵＴＬＩＢと
は、別の処理で行っている。）で、加減速中の処理をし
ている場合に、スムージング有効のフラグをセットし、
そうでない場合に、スムージング無効のフラグをセット
する。

つまり、停止状態または定速状態では速度変動が少ない
ために、スムージング処理を行う必要がなく、この切換
を自動的にフラグで行うためである。

したがって、ＤＡＣＯＵＴ　　ＬＩＢは、・・・■　ス
ムージング加減速処理が有効か否か、有効でないとき、
第１のタイマ割込で、従来処理から得られるり。の値を
そのままＤｓにセットし、有効なとき、現在のＤＳをそ
のまま使用する。

■　目標となる速度値Ｄｏに対し、現在の速度値Ｄｓと
の差分を求めてＡＤｎにセットする。

ここで、■の計算でスムージング無効の場合、Ｄ、）＝
Ｄｓとなって得られるΔＤｎ＝Ｏとなり、細分化出力が
されないことになる。

■　■で得られたＡＤｎに対し、係数Ｋを乗算して、Ａ
Ｄ（速度指令電圧変化量）にセットする。

■　ＤｓにΔＤを加えて、Ｄｓにセットする。

■　Ｄ／Ａコンバータ６１＼出力する。

ここで、スムージング有効の場合、細分化による第１回
目の出力がされ、スムージング無効の場合、細分化され
ない（Ｄｏの値に等しい）出力がされる。

上記ＤＡＣＯ１ＪＴ　　ＬＩＢ処理中はＤＡＯＴＡＳＫ
の割込を禁止する。

さらに、その処理終了後ＤＡＯＴＡＳＫで、第２のりイ
マ割込（１鳳Ｓ）で実行されるＤ／Ａコンバータへ出力
処理を行うが、ＤｓにＤｓ＋ΔＤをセットし出力される
。

係数にの乗算によって、得られるΔＤが第２のタイマ割
込の要求する回数を加算していくと、Ｄｓの値はＤｏの
値に対し、丁度ΔＤｎ加えた値、つまり、Ｄｓ＝Ｄ、）
＋ΔＤｎとなって、第１図に示す第１のタイマ割込のス
テップ状の変化の中間の値を細分化することになり、実
際の移動指令の増加分（速度■の時間ｔに対する面積）
が同じで、かつ、スムーズな変化が実現される。

第５図（１）は本発明による加減速時の速度指令の時間
変化を示す図で、直線近似に近い状態が示されている。

同図（２）は同図（１）についてのトルクの時間特性を
示す図で同様にトルク変動が極めて少なくなっている。

これに対して、第６図は従来の加減速時の速度指令の時
間変化を示す図、同図（２１は同図（１）についてのト
ルクの時間特性を示す図で速度指令の時間変化及びトル
ク変動が大きな様子が示されている。この結果、本発明
のスムージング加減速方式による加減速時の速度指令の
スムージング化の効果が確認された。

（発明の効果）本発明のスムージング加減速方式によれば、第２のタイ
マ割込を使用し、通常のステップ状の速度指令電圧出力
の直線近似を可能とすることで、モータ側で発生するト
ルク変動が改善された。

さらに、従来、加減速時に時定数を小さくするため発生
していた機器の振動を軽減し、サイクルタイムを短縮す
る効果を有する。

【図面の簡単な説明】

第１図は本発明のスムージング加減速方式の加速時の速
度指令の時間変化の説明図、第２図は本発明でタイマ割
込処理を示すタイムチャート、第３図は本発明のスムー
ジング加減速方式を実施するＮＣ装置のブロック図、第
４図はフローチャート、第５図（１）は本発明による加
減速時の速度指令の時間変化を示す図、同図（２）は同
図（１１についてのトルクの時間特性を示す図、第６図
は従来の加減速時の速度指令の時間変化を示す図、同図
（２）は同図（１）についてのトルクの時間特性を示す
図、第７図は従来のタイマ割込処理を示すタイムチャー
トである。１：メモリ、２：タイマ３：割込コントローラ４：中央演算処理装置（ＣＰＵ）５：位置カウンタ、６　：　Ｄ／Ａコンバータ７：サー
ボアンプ、８：モータ９；エンコーダ第１区りり第図ＮＣ襞１７゛ロック看１友Ｌ−−一―−−−−−−− 第図くく第図くタイマ割込

Claims

【特許請求の範囲】

（１）、割込コントローラに対し所定間隔で割込要求を
行う第１、第２のタイマと、該第１のタイマ割込により
メモリから分配及びフィードバック処理を読み出し実行
するＣＰＵと、該ＣＰＵにより処理された分配速度指令
を与える手段とからなるソフトウェア・サーボ構成のＮ
Ｃ装置において、前記第２のタイマ割込処理は第１のタ
イマ割込処理時間の空時間に選択し、かつ、該処理時間
は第１のタイマの分配処理の空時間よりやや小さい値を
与える手段と、前記第２のタイマ割込により前記第１の
タイマ割込による速度指令電圧の直線近似化処理を実行
する手段とを備えたスムージング加減速方式。
（２）、分配周期毎に決定される速度指令電圧を第２の
タイマ割込処理時間内で積分演算する手段を備えた請求
項１記載のスムージング加減速方式。