JPH0444257A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関し、特に電池駆動型
のパーソナルコンピュータ等で利用価値の高い低電力消
費な半導体集積回路装置に関するものである。

〔従来の技術〕

従来、Ｐ型シリコン基板上にＮ型ＭＯ８ＦＥＴを形成す
ることにより構成されるダイナミックＲＡＭ　（ＤＲＡ
Ｍ）等の半導体集積回路装置において、そのＰ型基板の
電位を負の所定電位にバイアスすることが一般的に行わ
れていた。これはＰ型基板を負にバイアスすると、Ｎ型
拡散領域とＰ型基板との空乏層容量が減少することによ
り、配線の浮遊容量が減少し回路の動作速度が高速にな
る等の効果が生じるからである。

上記した理由から、ＤＲＡＭは内部に基板電位を負にバ
イアスする基板バイアス発生回路を有している。第８図
は、例えばｌ５ＳＣＣＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮ
ＩＣＡＬ　ＰＡＰＥＲ８，Ｐ、１３８−Ｐ、１３９　Ｐ
ｅｂ、１９７Ｂに開示された基板バイア・ス発生回路を
示す回路図である。同図に示すように、インバータ１の
出力を抵抗２を介してその入力に帰還させるとともに、
インバータ１の入力にキャパシタ３の一方電極を接続し
、このキャパシタ３の他方電極を接地することにより発
振回路１１を形成している。発振回路１１から出力され
る発振信号はバッファ４を介し矩形波で、キャパシタ５
及びダイオード６．７からなる整流回路１２に与えられ
る。

整流回路１２内において、バッファ４の出力とキャパシ
タ５を介して接続されているノードＮ１の電位は、カソ
ードが接地されたダイオード６により上限がｖｔｈ６（
ダイオード６の閾値電圧）にクランプされる。また、ダ
イオード７のアノードがＤＲＡＭのＰ型基板に接続され
ている。

このような構成において、バッファ４の出力が０→Ｖ　
→０と発振するが、ノードＮ１の電位はＣ バッファ４の出力が０→ｖｃｃに変化してもクランプレ
ベルの■　　を越えることはなく、Ｖｏ０→Ｏｈｅ に変化した時、キャパシタ５の容量結合により（Ｖ−Ｖ
）にまで下降する。したがって、ｔｈｅ　　　　　　ｃ
ｃ 発振回路１１の発振開始後から所定時間経過すると、ダ
イオード７のアノード側にある基板電位は＋Ｖ　　　−
Ｖ）の負の電位に落ち着く。

（ＶｔｈＴ　　　ｔｈｅ　　　ｃｃ なお、■　　はダイオード７の閾値電圧である。

ｈ７ このような基板バイアス発生回路を内蔵し７二ＤＲＡＭ
は、電源Ｖ　を外部から供給するだけて、Ｃ Ｐ型基板を負の電位にバイアスすることができるため、
ＤＲＡＭチップは、基板＜イアス専用の電池等の補助電
源供給用の外部入力端子を必要としない分、パッケージ
を小さくてきデノくイスのボード上での実装密度を上げ
ることができる。

〔発明が解決しようとする課題〕

トコ口で、近年、内部バ・ソテリーのみて動作可能なポ
ータプルサイズのワードプロセ・ソサやノマーソナルコ
ンピュータが製造されようになり、内部バッテリーによ
る長時間動作を可能にすべく低消費電力のＤＲＡＭが要
求されている。

しかしながら、上記した基板ノ（イアス発生回路を内蔵
したＤＲＡＭにおいて、基板／くイアス発生回路は内部
に発振回路１１を有しており、ＤＲＡＭの読み出し、書
き込み期間以外にも余分に電力が消費されるため、十分
に低消費電力化力（てきていないという問題点があった
。

この問題を回避するには、基板バイアス用の外部端子を
別途設け、この外部端子を介して電池等の補助電源より
バイアス電位を与える構成のＤＲＡＭを製造すれば良い
。しかしながら、内部バッテリーでなく外部の交流電源
を主電源として動作し、さほど低消費電力化を要求しな
いコンピュータ等にとっては、外部端子を介して補助電
源よりバイアス電位を与える構成のＤＲＡＭよりも基板
バイアス発生回路を内蔵したＤＲＡＭの方が、基板バイ
アス用の補助電源を別途に準備する必要のない分利用価
値が高い。

このように、ＤＲＡＭに代表される、半導体基板を電源
以外の所定電位にバイアスさせる必要のある従来の半導
体集積回路装置は、その用途によって、有効な基板バイ
アス設定手段が異なっており、汎用性が低いという問題
点があった。

この発明は上記のような問題点を解決するためになされ
たもので、汎用性の高い基板バイアス設定手段を有する
半導体集積回路装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる半導体集積回路装置は、主電源を取込
み半導体基板を所定電位に固定する基板バイアス機能を
有しており、活性状態時に前記主電源を利用して前記所
定電位の基板バイアス信号を出力する内部電圧発生手段
と、補助電源供給用の外部端子と、第１の条件設定時に
前記内部電圧発生手段を活性化し、前記基板バイアス信
号を前記半導体基板に付与し、第２の条件設定時に前記
内部電圧発生手段を非活性状態にし、前記補助電源より
得られる電位を前記半導体基板に付与する基板バイアス
設定手段とを備えて構成されている。

〔作用〕

この発明における基板バイアス設定手段は、第１の条件
設定時に内部電圧発生手段を活性化し、基板バイアス信
号を半導体基板に付与し、第２の条件設定時に内部電圧
発生手段を非活性状態にし、外部端子より得られる電位
を半導体基板に付与するため、２つの条件に基づき半導
体基板の基板バイアスの与え方を変えることができる。

〔実施例〕

第１図はこの発明の一実施例であるＤＲＡＭの基板バイ
アス設定回路２０の詳細を示す回路図である。同図に示
すように、行アドレスストローブ信号ＲＡＳ、列アドレ
スストローブ信号ＣＡＳ。

書き込み（読み出し）信号Ｗ及びＬＳＢアドレス信号Ａ
Ｏそれぞれを外部入力端子を介してモード切替回路２１
がとりこんでいる。

モード切替回路２１の出力信号φ１は通常Ｌレベルであ
り、第２図の時刻ｔ１時のように、信号ＣＡＳが信号Ｒ
ＡＳよりも先にＬに立ち下がり、信号ＲＡＳがＬに立ち
下がった時、書き込み信号ＷがしてＬＳＢアドレス信号
ＡＯがＨの場合にＨレベルとなり、第２図の時刻ｔ２に
示すように、信号ＣＡＳが信号ＲＡＳよりも先にＬに立
ち下がり、信号ＲＡＳがＬに立ち下がった時、書き込み
信号ＷがしてＬＳＢアドレス信号ＡＯがＬの場合に通常
のＬレベルに戻る。

このモード切替回路２１の出力信号φ１が発振回路２２
のＮＯＲゲートＧ１の一方入力となる。

発振回路２２はＮＯＲゲートＧ１．インバータＧ２、Ｇ
３を直列に接続し、インバータＧ３の出力をＮＯＲゲー
トＧ１の他方入力としている。したがって、信号φ１が
Ｌの時、活性状態となり発振し、信号φ１がＨのときＮ
ＯＲゲートＧ１の出力がＬに固定されるため、非活性状
態となり発振しなくなる。

そして、発振回路２２の出力はインバータＧ４を介して
整流回路２３のキャパシタＣ１の一方ゲートに接続され
る。整流回路２３はキャパシタＣ１、ダイオードＤｉ、
Ｄ２よりなり第７図で示した整流回路１２と等価な構成
をしているが、ダイオードＤ２のアノードがＤＲＡＭの
半導体基板とともに、基板バイアス用外部端子Ｐ１に接
続されている点が異なる。上記発振回路２２．インバー
タＧ４及び整流回路２３によりキャパシタＣ１の容量結
合を利用して、基板を負のバイアス電位ＶＢＨに固定す
る基板バイアス発生回路３０が構成される。

なお、２４はメモリ制御回路であり、前述した信号ＲＡ
ｓ、ＣＡＳ、Ｖ、ＡＯの他１．ニア　ドレス信号Ａｔ−
Ａ３、データ信号ＤＱＩ〜ＤＱ４及び出力イネーブル信
号ＯＥを取り込み、読み出し、書き込み等の制御を行う
。また、電源レベルｖ０゜及び接地レベルＶ　もそれぞ
れ外部端子を介して与Ｓ えられる。

このような構成の基板バイアス設定回路２０を内部に有
するＤＲＡＭを、低消費電力化をさほど要求しない外部
交流電源利用のコンピュータ等で用いる場合、第２図の
時刻ｔ１に相当する信号設定を行わずにこのＤＲＡＭを
使用する（通常モード）。この場合、モード切替回路２
１の出力信号φ１はＬとなり発振回路２２は活性状態と
なり発振するため、基板バイアス発生回路３０より負の
バイアス電位ｖＢＢがＤＲＡＭの半導体基板に与えられ
る。

一方、内部バッテーリーで動作するポータプルサイズの
ワードプロセッサやパーソナルコンピュータ（以下、こ
れらを「電池駆動型パソコン」と略す）でこのＤＲＡＭ
を用いる場合、予め外部端子Ｐ１に、電池等の基板バイ
アス用の補助電源を接続しておき、電源投入直後に第２
図の時刻ｔ１に相当する信号設定を行う（低消費電力モ
ード）゛。

この場合、モード切替回路２１の出力信号φ１はＨとな
り、発振回路２２は非活性状態で発振せず、基板バイア
ス発生回路３０からの基板のバイアス設定は行われず、
外部端子Ｐ１を介して負のバイアス電位ｖＢＢがＤＲＡ
Ｍの半導体基板に与えられる。補助電源から供給される
電流は、せいぜいＤＲＡＭを形成するトランジスタの接
合リーク電流や衝突電離による正孔電流であることから
、その電流量は基板バイアス発生回路３０で消費される
電流量より大変小さい。

上記構成のＤＲＡＭを内部に有する電池駆動型パソコン
は、電源Ｖ　供給用の主電源である第１Ｃ の電池（内部バッテリー）と負のバイアス電位ＶＢＢ設
定用の補助電源である第２の電池と備えている。−船釣
に第２の電池の方が第１の電池よりも電流供給量が少な
く寿命も短い。従って、第２の電池を頻繁に使用すると
第２の電池力が第１の電池よりも先に消耗し電池駆動型
パソコンが動作不能になる場合がある。

以上の理由から、電池駆動型パソコンにおいても、ＤＲ
ＡＭに頻繁にアクセスする場合は、第２の電池の消費を
抑えるため、通常モードで使用する構成にしてもよい。

例えば、基本的に通常モードでＤＲＡＭを使用し、数分
間以上ＤＲＡＭにアクセスしないと、低消費電力モード
に切り替わるように制御することが考えられる。このよ
うにすれば、第２の電池をよりコンパクトなものにする
ことができる。

第３図は基板バイアス発生回路を内蔵した従来のＩＭＤ
ＲＡＭのＳＯＪパッケージのピン配置図である。ＩＭＤ
ＲＡＭは、同図に示すように、ピン（外部端子）の空き
領域を有している場合が多いので、第４図に示すように
、基板バイアス電位設定用のピン２９を追加しても、従
来の構成との互換性を維持することができる。また、ピ
ンの空き領域がないＤＲＡＭにおいても、パッケージの
裏面に端子を設ける等により、従来のＤＲＡＭと互換性
を維持てきる。

第５図はこの発明の他の実施例であるＤＲＡＭの基板バ
イアス設定回路４０の詳細を示す回路図である。なお、
同図において、基板バイアス発生回路３０、基板バイア
ス用外部端子Ｐ１及びメモリ制御回路２４はそれぞれ第
１図で示したものと同様であり説明は省略する。同図に
示すように、ＬＳＢアドレス信号ＡＯがメモリ制Ｓ回路
２４とともに、閾値電圧が０．８ｖの８段直列接続ＮＭ
ＯＳトランジスタ郡Ｔ１〜Ｔ８における第１段のトラン
ジスタＴ１のドレインに接続されている。

そして、最終段のトランジスタＴ８のソースが抵抗Ｒ１
を介して接地されるとともに、ＮＭＯＳトランジスタＱ
１のゲートに接続される。トランジスタＱ１はドレイン
が電源Ｖ　に接続され、ソーＣ スがＮＭＯ５）ランジスタＱ２のソースとヒユーズ４１
との間のノードＮ２に接続されている。

トランジスタＱ２はドレインが抵抗Ｒ２を介して電源Ｖ
　に接続されており、そのゲートに電源Ｃ 投入検知回路４２の出力信号φ２が印加される。

電源投入検知回路４２は電源Ｖ　に接続されておＣ す、通常はＬレベルの出力信号φ２を出力するが、電源
投入を検知すると所定期間Ｈレベルと出力信号φ２を出
力する回路である。この出力信号φ２はトランジスタＱ
２のゲートとともにＮＭＯ８）ランジスタＱ３のゲート
にも印加される。トランジスタＱ３はドレインがヒユー
ズ４１に接続され、ソースは接地される。従って、電源
Ｖ　〜接地しＣ ベルの間に抵抗Ｒ２、トランジスタＱ２、ヒユーズ４１
及びトランジスタＱ３が直列接続されている。なお、ヒ
ユーズ４１の抵抗値は抵抗Ｒ２の抵抗値よりも小さく設
定されており、トランジスタＱ１とＧ３はトランジスタ
Ｑ２よりもトランジスタサイズを１０倍程度に設定し大
電流供給を可能にしている。

前述したノードＮ２はインバータＧ５と６６とを交叉接
続することにより形成されるラッチ４３に接続されると
ともに、発振回路２２におけるＮＯＲゲートＧ１の一方
入力に接続されている。

このような構成において、通常モード時はヒユーズ４１
を溶断せずに使用する。この状態で電源投入直後に電源
投入検知回路４２の出力信号φ２がＨレベルとなると。

ヒユーズ４１の方が抵抗Ｒ２より抵抗値が低いため、第
６図の波線に示すように、ノードＮ２の電位はＬレベル
になる。以降、出力信号φ２がＬレベルになりトランジ
スタＱ２゜Ｇ３がオフしても、ラッチ４３によりノード
Ｎ２の電位はＬレベルに固定される。その結果、発振回
路２２は活性状態となり発振するため、基板バイアス発
生回路３０より負のバイアス電位ＶＢＢが半導体基板に
与えられる。

一方、低消費電力モードは、ヒユーズ４１を溶断して使
用する。この状態で電源投入直後に電源投入検知回路４
２の出力信号φ２がＨレベルとなると、ヒユーズ４１が
溶断されているため、第６図の実線に示すように、ノー
ドＮ２の電位はＨレベルになる。以降、出力信号φ２が
Ｌレベルになっても、ラッチ４３によりノードＮ２の電
位はＨレベルに固定される。その結果、発振回路２２は
非活性状態となり発振しないため、基板バイアス発生回
路３０からの基板のバイアス設定は行われず、外部端子
Ｐ１を介して補助電源から負のバイアス電位ｖＢＢが半
導体基板に与えられる。

ヒユーズ４１の溶断は以下に示すように行う。

ＬＳＢアドレス信号Ａｔ）を７．２Ｖ以上にして電源■
　を立ち上げると、８段直列接続ＮＭＯＳトＣ ランジスタ群Ｔ１〜Ｔ８における最終段のトランジスタ
Ｔ８のソース電位が０．８ｖ以上になるため、トランジ
スタＱ１はオンする。このとき、第７図に示すように、
電源投入検知回路４２の出力信号φ２がＨレベルとなっ
ておりトランジスタＱ３もオンする。その結果、ヒユー
ズ４１の両端にそれぞれ接続された大電流供給可能なト
ランジスタＱ１及びＱ３がオンしヒユーズ４１に大電流
が流れるため、ヒユーズ４１は溶断される。

このように構成すれば、例えば工場出荷時に通常モード
あるいは低消費電力モード専用のＤＲＡＭをヒユーズ４
１の溶断の有無により簡単に設定できるため、通常モー
ドと低消費電力モードとの使い分けを必要とせず、通常
モードと低消費電力モードとのうち、どちらか一方のモ
ードを有するＤＲＡＭを使用するパソコン等に対し対応
可能となり、汎用性が高くなる。

なお、これらの実施例では、ＤＲＡＭにおける基板バイ
アス設定回路について述べたが、他の半導体集積回路装
置においても、装置を構成する半導体基板を所定電位に
バイアスさせる必要のある装置であれば、この発明を適
用することができる。

〔発明の効果〕

以上説明したように、この発明によれば、基板バイアス
設定手段により、第１の条件設定時に内部電圧発生手段
を活性化し、基板バイアス信号を半導体基板に付与し、
第２の条件設定時に内部電圧発生手段を非活性状態にし
、外部端子より得られる電位を半導体基板に付与するた
め、２つの条件に基づき半導体基板の基板バイアスの与
え方を変えることができる。

その結果、半導体基板の基板バイアスの与え方を、第１
の条件設定あるいは第２の条件設定を行うことにより自
由に選択することができ、汎用性の高い半導体集積回路
装置を得ることができる効果がある。

【図面の簡単な説明】 第１図はこの発明の一実施例であるＤＲＡＭの基板バイ
アス設定回路を示す回路図、第２図は第１図で示した基
板バイアス設定回路の動作を示す波形図、第３図は従来
のＩＭＤＲＡＭのＳＯＪパッケージのビン配置図、第４
図は本実施例のＤＲＡＭをＳＯＪパッケージした場合の
ビン配置図、第５図はこの発明の他の実施例であるＤＲ
ＡＭの基板バイアス設定回路を示す回路図、第６図およ
び第７図は第５図で示した基板バイアス設定回路の動作
を示す波形図、第８図は従来のＤＲＡＭの基板バイアス
発生回路を示す回路図である。 図において、２１はモード切替回路、２２は発振回路、
２３は整流回路、３０は基板バイアス発生回路、Ｐｌは
基板バイアス用外部端子、４１はヒユーズ、４２は電源
投入検知回路１，４３はラッチである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）主電源を取込み、半導体基板を所定電位に固定す
   る基板バイアス機能を有する半導体集積回路装置であっ
   て、 活性状態時に前記主電源を利用して、前記所定電位の基
   板バイアス信号を出力する内部電圧発生手段と、 補助電源供給用の外部端子と、 第１の条件設定時に前記内部電圧発生手段を活性化し、
   前記基板バイアス信号を前記半導体基板に付与し、第２
   の条件設定時に前記内部電圧発生手段を非活性状態にし
   、前記外部端子より得られる電位を前記半導体基板に付
   与する基板バイアス設定手段とを備えた半導体集積回路
   装置。