JPH0467344B2 - - Google Patents
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- Measuring Fluid Pressure (AREA)
- Pressure Sensors (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、機械的圧力を圧電素子によつて電気
信号に変換する電子式の圧力センサに関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to an electronic pressure sensor that converts mechanical pressure into an electrical signal using a piezoelectric element.
従来よりひろくブルドン管、ベローズあるいは
ダイヤフラム、などを用いた機械式の圧力センサ
が用いられて来たが、これらの圧力センサは、
機械的な可動部分が多く信頼性に乏しく寿命が短
い、容積が大きく重いため実装上不都合なこと
が多い、コストが高い、精度がわるい、応
答速度が遅い、等の欠点を有している。
Mechanical pressure sensors using Bourdon tubes, bellows, or diaphragms have been widely used in the past, but these pressure sensors
It has disadvantages such as having many mechanically moving parts, poor reliability and short lifespan, large volume and weight, which are often inconvenient for mounting, high cost, poor accuracy, and slow response speed.
これに対し近年、金属薄膜の圧力による抵抗変
化、半導体のピエゾ抵抗効果あるいは絶縁体の圧
電効果を応用した電子式の圧力センサが研究・開
発されつつあり、上に列記した機械式圧力センサ
の欠点を持たない、すぐれた圧力センサが様々な
分野で利用されようとしている。たとえば、Siの
ピエゾ抵抗効果を用いた圧力センサでは、Siウエ
ハーから作るためバツチ処理が可能で、量産化に
よる低コスト化が期待できる。又、小さく作り込
むことが出来るので、可成りせまい場所でも実装
が可能である。さらに、周辺回路をも同一基板内
に集積化することによつて、周辺回路のスペース
も解放することが出来る。また、Siは強酸、強ア
ルカリ以外のものには侵されにくいので、腐蝕に
よる故障や塵埃の付着による動作不良が生じにく
い等々の利点を有するのである。 On the other hand, in recent years, electronic pressure sensors have been researched and developed that utilize pressure-induced resistance changes in metal thin films, the piezoresistance effect of semiconductors, or the piezoelectric effect of insulators. Excellent pressure sensors that do not have this type of pressure are now being used in various fields. For example, pressure sensors that use the piezoresistance effect of Si can be manufactured from Si wafers, so batch processing is possible, and mass production is expected to reduce costs. Moreover, since it can be made small, it can be implemented even in a fairly narrow place. Furthermore, by integrating peripheral circuits on the same substrate, space for peripheral circuits can also be freed up. Furthermore, since Si is not easily attacked by anything other than strong acids and strong alkalis, it has the advantage of being less prone to malfunctions due to corrosion or malfunctions due to adhesion of dust.
電子式圧力センサのより重要な利点は、この方
式のセンサが圧力を直接電気信号に変換するた
め、コンピユータ制御あるいは自動計測に対する
整合性が格段にすぐれているという点である。た
とえば、Siピエゾ抵抗を利用した圧力センサは、
自動車の吸気負圧や点火時期制御用差圧の計測セ
ンサとして、マイクロプロセサに連動するエンジ
ン制御システムに組み込まれようとしている。ま
た、圧電素子による圧力センサを、血圧測定のコ
ロトコフ音、胎児心音の検出器として用いた医療
診断システムが試作されている。しかし、今後、
コンピユータ制御、自動計測といつた分野におい
て重要となる分布測定やセンサのインテリジエン
ト化機能に対しては、これらの従来技術による電
子式圧力センサは十分な潜在能力を持つていな
い。これらの機能は圧力センサのアレイ化によつ
て実現され得るものであるが、現在公知の電子式
圧力センサにおいては、アレイ化が困難である
か、もしくはアレイ化によりコストの著しい上昇
が避けられないものが多い。一例をあげると、シ
リコン・ピエゾ抵抗効果を利用したシリコン・ダ
イヤフラム型圧力センサでは、シリコン・ウエハ
の裏面をエツチングして、厚さ20〜50μm程度の
ダイヤフラムを形成しているが、厚さの制御が非
常に困難であるため、集積化は不可能に近い。ま
た、たとえそれが出来たとしても歩留まりが悪
く、結果として非常な高コストとなろう。 A more important advantage of electronic pressure sensors is that they convert pressure directly into electrical signals, making them much more compatible with computer control or automatic measurement. For example, a pressure sensor using Si piezoresistance is
It is being incorporated into engine control systems linked to microprocessors as sensors for measuring negative air intake pressure and differential pressure for ignition timing control in automobiles. Further, a medical diagnostic system using a pressure sensor using a piezoelectric element as a detector for Korotkoff sounds for blood pressure measurement and fetal heart sounds has been prototyped. However, from now on,
These conventional electronic pressure sensors do not have sufficient potential for distribution measurement and sensor intelligent functions, which are important in fields such as computer control and automatic measurement. These functions can be realized by arraying pressure sensors, but with currently known electronic pressure sensors, arraying is either difficult or unavoidably increases the cost significantly. There are many things. For example, in a silicon diaphragm pressure sensor that utilizes the silicon piezoresistance effect, a diaphragm with a thickness of about 20 to 50 μm is formed by etching the back side of a silicon wafer. is extremely difficult, making integration nearly impossible. Furthermore, even if this could be done, the yield would be poor and the cost would be extremely high.
別の例をあげると、公知の集積化圧力センサと
して、圧電高分子シートとプリント配線基板の構
成が提案されている(北山、上田、佐藤、並木
「圧電性プリント回路板(1)」『昭和51年度電子通信
学会総合全国大会』論文番号223,1976年3月)。
この圧力センサは大面積化が容易であり、生産コ
ストも低いのであるが、集積された圧力センサの
ユニツト数が増えるにしたがい急激にS/N比が
低下するので集積度を上げることが出来ない。 To give another example, a configuration of a piezoelectric polymer sheet and a printed wiring board has been proposed as a well-known integrated pressure sensor (Kitayama, Ueda, Sato, Namiki, "Piezoelectric printed circuit board (1)", "Showa 1951 National Conference of the Institute of Electronics and Communication Engineers, Paper No. 223, March 1976).
This pressure sensor can easily be made into a large area and its production cost is low, but as the number of integrated pressure sensor units increases, the S/N ratio drops rapidly, making it impossible to increase the degree of integration. .
本発明の目的は、上述した電子式圧力センサの
多くの利点に加えて一層の低コストを実現し、且
つ、S/N比にすぐれた高密度集積・大面積圧力
センサアレイの実現を容易ならしめる圧力センサ
を提供することである。
The purpose of the present invention is to realize many of the advantages of the electronic pressure sensor described above, to realize further lower costs, and to easily realize a high-density integration, large-area pressure sensor array with an excellent S/N ratio. It is an object of the present invention to provide a pressure sensor that can be tightened.
本発明の圧力センサは、マトリツクス状に設け
られた、半導体層と該半導体層にゲート絶縁層を
介して設けられたゲート電極とを有する電界効果
型トランジスタ素子と一方の電極を前記ゲート電
極と電気的に結合した一対の電極と該電極間に設
けられた圧電性薄膜を有する圧電素子とを具備し
た単位要素の複数と、前記電界効果型トランジス
タ素子のソース(或はドレイン)が接続された走
査線と、前記電界効果型トランジスタ素子のドレ
イン(或はソース)が接続されたパラレル出力信
号線と、前記走査線に接続されたマトリツクス走
査用のシフトレジスタと、前記パラレル出力信号
線に接続されたパラレル−シリアル変換用のシフ
トレジスタと、を有し、前記走査線と前記パラレ
ル出力信号線との少なくとも交差部に設けられた
クロストーク防止用の絶縁層を前記電界効果型ト
ランジスタ素子のゲート絶縁層が兼ねていること
を特徴とする。 The pressure sensor of the present invention includes a field effect transistor element having a semiconductor layer provided in a matrix, and a gate electrode provided on the semiconductor layer via a gate insulating layer; A scanning device in which a plurality of unit elements each having a pair of electrodes coupled to each other and a piezoelectric element having a piezoelectric thin film provided between the electrodes are connected to the source (or drain) of the field effect transistor element. a parallel output signal line to which the drain (or source) of the field effect transistor element is connected, a shift register for matrix scanning connected to the scanning line, and a parallel output signal line connected to the parallel output signal line. a shift register for parallel-to-serial conversion, and an insulating layer for preventing crosstalk provided at least at the intersection of the scanning line and the parallel output signal line as a gate insulating layer of the field effect transistor element. It is characterized by the fact that it also serves as
本発明の圧力センサは第1図に示される様な等
価回路をその基本回路とする。第1図に於いて、
101,102,103は電気的接続を行なう為
の端子、104は圧電素子、105は電界効果ト
ランジスタである。 The pressure sensor of the present invention has an equivalent circuit as shown in FIG. 1 as its basic circuit. In Figure 1,
101, 102, and 103 are terminals for electrical connection, 104 is a piezoelectric element, and 105 is a field effect transistor.
通常、端子101は接地レベルとし、端子10
2は電源に接続する。圧電素子104は、外部か
ら加えられた圧力により分極し、電界効果トラン
ジスタ素子105のゲート電極の電位を上昇(あ
るいは下降)させる。この電位が丁度電界効果ト
ランジスタ素子105のしきい値電圧Vt以上
(あるいは以下)になると、ドレイン電流Idが出
力端子103より出力される(あるいは出力が止
まる)。圧電素子104は適当な圧力範囲におい
て、印加される圧力に正比例した電圧を発生し、
また、電界効果トランジスタ素子105はドレイ
ン電圧Vdを
(Vg−Vt)>Vd
なる範囲に選ぶことにより、ゲート電圧とドレイ
ン電流Idは比例するので、結果として圧力入力に
対して比例した大きさのドレイン電流Idを得るこ
とが出来る。したがつて、本発明による圧力セン
サにおいては、精度のよいアナログ量の計測を行
うことが可能であるが、単なる感圧スイツチとし
て、たとえば、キーボード等への応用が可能なこ
とは明白なことである。 Normally, terminal 101 is at ground level, and terminal 10
2 connects to the power supply. The piezoelectric element 104 is polarized by externally applied pressure and raises (or lowers) the potential of the gate electrode of the field effect transistor element 105. When this potential becomes just above (or below) the threshold voltage V t of the field effect transistor element 105, the drain current I d is output from the output terminal 103 (or the output stops). The piezoelectric element 104 generates a voltage directly proportional to the applied pressure over a suitable pressure range;
Furthermore, by selecting the drain voltage V d in the range of (V g −V t )>V d in the field effect transistor element 105, the gate voltage and the drain current I d are proportional to each other, and as a result, the voltage is proportional to the pressure input. It is possible to obtain a drain current I d of the same magnitude. Therefore, although the pressure sensor according to the present invention is capable of measuring analog quantities with high precision, it is obvious that it can be applied to, for example, a keyboard as a simple pressure-sensitive switch. be.
さらに、本発明による圧力センサにおいては、
圧電素子104の出力が、直接高抵抗の電界効果
トランジスタ素子105のゲート電極に入力され
るので、インピーダンス整合が良く、動作周波数
範囲が広く、S/N比の良い動作が可能である。 Furthermore, in the pressure sensor according to the present invention,
Since the output of the piezoelectric element 104 is directly input to the gate electrode of the high-resistance field effect transistor element 105, it is possible to achieve good impedance matching, a wide operating frequency range, and a good S/N ratio.
以下、本発明を図面を用いて説明する。尚、本
発明に於いては、薄膜電界効果トランジスタ素子
(以下TFT素子と記す)と圧電性薄膜を用いたも
のを例にとつて説明する。
Hereinafter, the present invention will be explained using the drawings. Note that the present invention will be explained using a thin film field effect transistor element (hereinafter referred to as a TFT element) and a piezoelectric thin film as an example.
第2図乃至第4図は、本発明の好適な第一の実
施態様例を説明する為の図である。第2図は本実
施態様例の模式的切断面図、第3図a乃至第3図
eは第2図に示した本実施態様例の圧力センサを
作製する工程を示す模式的図、第4図は本実施態
様例の変形例を示す模式的切断面図である。 FIGS. 2 to 4 are diagrams for explaining a first preferred embodiment of the present invention. FIG. 2 is a schematic cross-sectional view of this embodiment, FIGS. 3a to 3e are schematic diagrams showing the steps of manufacturing the pressure sensor of this embodiment shown in FIG. The figure is a schematic cross-sectional view showing a modification of this embodiment.
第2図において、201は基板、202及び2
04は電極、203は圧電性薄膜である。205
及び207は夫々TFTのソース電極、ドレイン
電極(205がドレイン電極の場合、207はソ
ース電極となる)、206は半導体層、208は
絶縁層である。 In FIG. 2, 201 is a substrate, 202 and 2
04 is an electrode, and 203 is a piezoelectric thin film. 205
and 207 are a source electrode and a drain electrode of the TFT (if 205 is a drain electrode, 207 is a source electrode), 206 is a semiconductor layer, and 208 is an insulating layer.
基板201は薄膜圧電素子とTFT素子の共通
支持基板となる。基板201には溶融石英板、サ
フアイア基板、表面を熱酸化したシリコンウエ
ハ、各種のガラス板等の無機質の絶縁物、或はポ
リイミド、ポリエチレンテレフタレート、ポリエ
チレンナフタレート、ポリカーボネート等の高分
子材料による絶縁性フイルムを用いることができ
る。高分子材料に可撓性がある場合は、圧電性薄
膜の変形量が増す為、更に感度の良い圧力センサ
を得ることができる。 The substrate 201 serves as a common support substrate for the thin film piezoelectric element and the TFT element. The substrate 201 is an inorganic insulating material such as a fused quartz plate, a sapphire substrate, a silicon wafer whose surface is thermally oxidized, various glass plates, or an insulating material made of a polymeric material such as polyimide, polyethylene terephthalate, polyethylene naphthalate, or polycarbonate. Film can be used. When the polymer material is flexible, the amount of deformation of the piezoelectric thin film increases, making it possible to obtain a pressure sensor with even higher sensitivity.
薄膜圧電素子は、圧電性薄膜203とこれを上
下から挟むように設けられた電極202および2
04より構成される。圧電性薄膜203として
は、例えば酸化亜鉛(ZnO)、窒化アルミニウム
(AN)、ジルコンチタン酸鉛固溶体(PZT)、
あるいはジルコンランタンチタン酸鉛固溶体
(PLZT)、水晶等の材料が使用できる。 The thin film piezoelectric element includes a piezoelectric thin film 203 and electrodes 202 and 2 provided to sandwich this from above and below.
Consists of 04. Examples of the piezoelectric thin film 203 include zinc oxide (ZnO), aluminum nitride (AN), lead zirconate titanate solid solution (PZT),
Alternatively, materials such as zircon lanthanum lead titanate solid solution (PLZT), quartz, etc. can be used.
これらの材料は、直流スパツタ法、高周波スパ
ツタ法、反応性スパツタ法等の手段により、基板
表面に堆積させることが出来る。 These materials can be deposited on the substrate surface by means such as DC sputtering, high frequency sputtering, and reactive sputtering.
圧電性薄膜として酸化亜鉛(ZnO)を用いた場
合は、高周波スパツタ法を用いると、200℃前後
の比較的低い基板温度で薄膜を形成することがで
きた。本発明における圧電性薄膜203は、出来
るだけ高い抵抗率と圧電率を有することが望まし
い。本実施例ではターゲツト材料に高抵抗のZnO
焼結体を使用することにより、1010Ω・cm以上の
抵抗率を有する薄膜を形成することが出来た。ま
た、同時にC軸配向の比較的良く揃つた薄膜を形
成することも出来た。 When zinc oxide (ZnO) was used as the piezoelectric thin film, the thin film could be formed at a relatively low substrate temperature of around 200°C by using the high-frequency sputtering method. It is desirable that the piezoelectric thin film 203 in the present invention has as high a resistivity and a piezoelectric constant as possible. In this example, high resistance ZnO was used as the target material.
By using the sintered body, we were able to form a thin film with a resistivity of 10 10 Ω·cm or more. Moreover, at the same time, it was also possible to form a thin film with relatively well-aligned C-axis orientation.
TFT素子は電極204(これはゲート電極に
相当する)、ドレイン(或はソース)電極205、
ソース(或はドレイン)電極207、半導体層2
06、絶縁層208より構成される。半導体層2
06は、アモルフアスシリコン、多結晶シリコ
ン、硫化カドミウム、カドミウムセレン、テルル
酸化亜鉛、ガリウムヒ素等の材料を用いることが
できる。これらの材料は、化学気相成長法
(CVD)、プラズマ化学気相成長法(PCVD)、電
子線加熱蒸着法、スパツタ法、反応性スパツタ
法、分子線エピタキシヤル法(MBE)等の堆積
法と、必要に応じて採用されるプラズマアニール
法、レーザアニール法、電子線アニール法、炉中
加熱アニール法等の堆積後のアニール法を用いる
ことにより形成することができる。ゲートの絶縁
層208は二酸化シリコン、窒化シリコン、酸化
アルミニウム等の材料が用いられ、これらの材料
は熱酸化法、スパツタ法、反応性スパツタ法、化
学気相成長法(CVD)、プラズマ化学気相成長法
(PCVD)、電子線加熱蒸着法等の手法を用いて堆
積することによつて形成することができる。 The TFT element has an electrode 204 (this corresponds to a gate electrode), a drain (or source) electrode 205,
Source (or drain) electrode 207, semiconductor layer 2
06, an insulating layer 208. semiconductor layer 2
Materials such as amorphous silicon, polycrystalline silicon, cadmium sulfide, cadmium selenium, tellurium zinc oxide, gallium arsenide, etc. can be used for 06. These materials can be produced using deposition methods such as chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PCVD), electron beam thermal evaporation, sputtering, reactive sputtering, and molecular beam epitaxy (MBE). It can be formed by using a post-deposition annealing method such as a plasma annealing method, a laser annealing method, an electron beam annealing method, a furnace heating annealing method, etc., which are adopted as necessary. The gate insulating layer 208 is made of a material such as silicon dioxide, silicon nitride, or aluminum oxide, and these materials can be formed using a thermal oxidation method, a sputtering method, a reactive sputtering method, a chemical vapor deposition method (CVD), or a plasma chemical vapor deposition method. It can be formed by depositing using a method such as a growth method (PCVD) or an electron beam heating evaporation method.
第3図a乃至第3図eの模式的工程図を用いて
本実施態様例を更に詳しく説明する。第3図a乃
至第3図eの夫々の部位に付されているダツシユ
付の数字は、第2図中のダツシユ無の数字に各々
対応している。 This embodiment will be explained in more detail using the schematic process diagrams shown in FIGS. 3a to 3e. The numbers with dashes attached to the respective parts in FIGS. 3a to 3e correspond to the numbers without dashes in FIG. 2, respectively.
基板201′にはコーニング#7059ガラス(商
品名;コーニング社製)が、半導体層206′に
はアモルフアスシリコン(以下a−Siと記す)が
用いられた。a−Si薄膜は、プラズマ化学気相成
長法(PCVD)用装置の真空槽内に原料ガスであ
るシランガス(SiH4)と水素ガス(H2)の混合
ガスを導きガス圧力を0.12torr程度に保ち、適当
な強さの高周波電力を投入してグロー放電を真空
槽内に生じさせることにより、基板201′上に
堆積することができた。このとき原料ガスである
シランガス(SiH4)と水素ガス(H2)の混合比
は、1対10から1対0の範囲の中のいずれの比を
とつても、程度の差はあつても、必要最低限のト
ランジスタ特性を得ることが出来た。また、基板
温度は150〜300℃程度であることが望ましかつ
た。半導体層206′のパターニングはマスク蒸
着あるいはフツ酸系の溶液によるエツチングを用
いて行うことが出来た。尚、a−Siによる半導体
層206′の典型的な膜厚は500Å〜5000Åである
(工程(a))。 Corning #7059 glass (trade name; manufactured by Corning Inc.) was used for the substrate 201', and amorphous silicon (hereinafter referred to as a-Si) was used for the semiconductor layer 206'. The a-Si thin film is produced by introducing a mixed gas of silane gas (SiH 4 ), which is a raw material gas, and hydrogen gas (H 2 ) into the vacuum chamber of a plasma chemical vapor deposition (PCVD) device and adjusting the gas pressure to about 0.12 torr. The film was deposited on the substrate 201' by maintaining the temperature and applying high-frequency power of appropriate strength to generate glow discharge in the vacuum chamber. At this time, the mixing ratio of silane gas (SiH 4 ) and hydrogen gas (H 2 ), which are the raw material gases, can be any ratio in the range of 1:10 to 1:0, although there are differences in degree. , we were able to obtain the minimum required transistor characteristics. Further, it is desirable that the substrate temperature is about 150 to 300°C. Patterning of the semiconductor layer 206' could be performed using mask vapor deposition or etching with a hydrofluoric acid solution. Note that the typical thickness of the semiconductor layer 206' made of a-Si is 500 Å to 5000 Å (step (a)).
次に、電極202′及びTFTのソース或はドレ
イン用の電極205′,207′が半導体装置の作
製における一般的な電極形成方法、例えば真空蒸
着した後エツチングする等の方法、によつて形成
された(工程(b))。 Next, the electrode 202' and the source or drain electrodes 205' and 207' of the TFT are formed by a common electrode forming method in the manufacture of semiconductor devices, such as vacuum deposition followed by etching. (Step (b)).
その後、絶縁層208′を形成したのであるが、
絶縁層208′には窒化シリコンが用いられた。
窒化シリコンは、プラズマ化学気相成長
(PCVD)用装置の真空槽内に原料ガスとしてシ
ランガス(SiH4)と水素ガス(H2)の混合ガス
およびアンモニアガス(NH3)を導き、ガス圧
力を0.1Torr程度に保ち、適当な強さの高周波電
力を投入してグロー放電を真空槽内に生じさせる
ことにより、所望の絶縁層を形成することが出来
た。この時、基板の温度は、150〜300℃程度に保
持された。絶縁層208′のパターニングはマス
ク蒸着あるいはフツ酸系の溶液によるエツチング
により行うことが出来た。薄膜窒化シリコン層の
典型的な膜厚は1000〜5000Åである(工程(c))。 After that, an insulating layer 208' was formed.
Silicon nitride was used for the insulating layer 208'.
Silicon nitride is produced by introducing a mixture of silane gas (SiH 4 ) and hydrogen gas (H 2 ) and ammonia gas (NH 3 ) as raw material gases into the vacuum chamber of a plasma chemical vapor deposition (PCVD) device, and controlling the gas pressure. A desired insulating layer could be formed by maintaining the temperature at about 0.1 Torr and applying high-frequency power of appropriate strength to generate glow discharge in the vacuum chamber. At this time, the temperature of the substrate was maintained at approximately 150 to 300°C. Patterning of the insulating layer 208' could be performed by mask vapor deposition or etching with a hydrofluoric acid solution. The typical thickness of the thin silicon nitride layer is 1000-5000 Å (step (c)).
この後、圧電性薄膜203′と電極204′を形
成するのであるが、TFT素子の半導体層20
6′と絶縁層208′が、上記a−Siと上記プラズ
マ化学気相成長(PCVD)法によつて形成された
窒化シリコンによつて構成される場合には、それ
以後の工程において、これらの薄膜を形成する際
の基板温度150〜300℃を越える温度に基板を保持
することは望ましくない。 After this, a piezoelectric thin film 203' and an electrode 204' are formed.
6' and the insulating layer 208' are composed of the a-Si and silicon nitride formed by the plasma chemical vapor deposition (PCVD) method, in the subsequent steps It is not desirable to maintain the substrate at a temperature exceeding 150 to 300° C. when forming a thin film.
そこで、本実施態様例においては、圧電性薄膜
203′として酸化亜鉛(ZnO)を用いることに
よつて、この制限条件を満たすことが出来た。基
板温度を200℃前後に保持した状態で、酸化亜鉛
(ZnO)焼結体をターゲツトとしてスパツタを行
つたところ、C軸配向性がよく抵抗率の大きい圧
電性薄膜203′を得ることが出来た(工程(d))。 Therefore, in this embodiment, this limiting condition could be satisfied by using zinc oxide (ZnO) as the piezoelectric thin film 203'. When sputtering was performed using a zinc oxide (ZnO) sintered body as a target while maintaining the substrate temperature at around 200°C, it was possible to obtain a piezoelectric thin film 203' with good C-axis orientation and high resistivity. (Step (d)).
最後に、TFT素子のゲート電極と薄膜圧電素
子の一方の電極となる電極204′が蒸着法によ
つて形成された(工程(e))。 Finally, an electrode 204', which will serve as the gate electrode of the TFT element and one electrode of the thin film piezoelectric element, was formed by vapor deposition (step (e)).
以上の様にして圧力センサの作製は行なわれた
が、必要に応じて更にこの上に保護膜が設けられ
ても良い。 Although the pressure sensor was fabricated as described above, a protective film may be further provided thereon if necessary.
同様に、TFT素子の半導体層20が多結晶シ
リコンである場合について、圧力センサの作製工
程を第3図a乃至第3図eを用いて説明する。 Similarly, in the case where the semiconductor layer 20 of the TFT element is made of polycrystalline silicon, the manufacturing process of the pressure sensor will be explained using FIGS. 3a to 3e.
第3図aは、例えばコーニング社7059ガラスあ
るいは溶融石英板のような適当な基板201′上
に、半導体層206′が堆積されたところを図示
したもので、半導体層である多結晶シリコンは、
プラズマ化学気相成長(PCVD)用装置の真空槽
内に原料ガスであるシランガス(SiH4)と水素
ガス(H2)の混合ガスを導き、ガス圧力を
0.05Torr程度に保ち、適当な強さの高周波電力
を投入してグロー放電を真空槽内に生じさせるこ
とにより、基板201′上に堆積された。このと
き原料ガスであるシランガス(SiH4)と水素ガ
ス(H2)の混合比は、1対100程度の体積比をも
つことが望ましかつた。また、基板温度は450℃
〜600℃に設定された。多結晶シリコンによる半
導体層206′の望ましい膜厚は、2000〜5000Å
であつた。 FIG. 3a illustrates a semiconductor layer 206' deposited on a suitable substrate 201', such as a Corning 7059 glass or fused silica plate, the semiconductor layer being polycrystalline silicon.
A mixed gas of silane gas (SiH 4 ) and hydrogen gas (H 2 ), which is a raw material gas, is introduced into the vacuum chamber of a plasma chemical vapor deposition (PCVD) device, and the gas pressure is increased.
It was deposited on the substrate 201' by maintaining the temperature at about 0.05 Torr and applying high frequency power of appropriate strength to generate glow discharge in the vacuum chamber. At this time, it is desirable that the mixing ratio of the raw material gases, silane gas (SiH 4 ) and hydrogen gas (H 2 ), be at a volume ratio of about 1:100. Also, the substrate temperature is 450℃
The temperature was set to ~600℃. The desirable thickness of the semiconductor layer 206' made of polycrystalline silicon is 2000 to 5000 Å.
It was hot.
半導体層206′のパターニングはフツ酸系の
溶液によるエツチングを用いて行うことが出来
た。 Patterning of the semiconductor layer 206' could be performed using etching using a hydrofluoric acid solution.
第3図bは次の工程として、電極202′およ
びTFTのソース或はドレイン用の電極205′,
207′が同一の工程により形成されたところを
示したものである。 FIG. 3b shows that as the next step, the electrode 202' and the TFT source or drain electrode 205',
207' is shown formed by the same process.
第3図cは、次の工程として絶縁層208が形
成されたところを図示したものである。絶縁層2
08′の材料としては、前記実施態様例において
アモルフアスシリコン上に堆積され、窒化シリコ
ン膜を、前記実施態様例と全く同じ条件下で形成
することが出来る。しかし、すでに述べたように
半導体層206′が450℃〜600℃の比較的高い基
板温度で形成された多結晶ポリシリコン膜である
場合には、いわゆるプラズマ陽極酸化膜を用いる
ことが出来る。プラズマ陽極酸化膜は、プラズマ
化学気相成長(PCVD)装置の真空槽内に酸素ガ
スを約0.1Torrになるまで導入し、これに適当な
強さの高周波電力を投入してグロー放電を真空層
内に生じさせ、さらに、多結晶シリコン層に約
30Vの電圧を印加して多結晶シリコン層表面を酸
化することにより得ることが出来た。このときの
基板温度は500〜600℃に保持された。絶縁層20
8′のパターニングは、フツ酸系の溶液によるエ
ツチングにより行うことが出来た。薄膜酸化シリ
コン層の典型的な膜厚は500〜3000Åである。 FIG. 3c illustrates the formation of an insulating layer 208 as the next step. Insulating layer 2
The material of 08' is deposited on amorphous silicon in the embodiment described above, and a silicon nitride film can be formed under exactly the same conditions as in the embodiment described above. However, as already mentioned, when the semiconductor layer 206' is a polycrystalline silicon film formed at a relatively high substrate temperature of 450° C. to 600° C., a so-called plasma anodic oxide film can be used. Plasma anodic oxide film is produced by introducing oxygen gas into the vacuum chamber of a plasma chemical vapor deposition (PCVD) device to a pressure of approximately 0.1 Torr, and then applying high-frequency power of appropriate strength to create a glow discharge in the vacuum layer. In addition, approximately
This could be obtained by applying a voltage of 30V to oxidize the surface of the polycrystalline silicon layer. The substrate temperature at this time was maintained at 500 to 600°C. Insulating layer 20
Patterning of 8' could be performed by etching with a hydrofluoric acid solution. The typical thickness of the thin silicon oxide layer is 500-3000 Å.
第3図dは、薄膜圧電素子が形成されたところ
である。圧電性薄膜203′として酸化亜鉛
(ZnO)を用いた場合には、基板温度を200℃前後
に保持した状態で酸化亜鉛(ZnO)焼結体をター
ゲツトとしてスパツタを行つたところ、C軸配向
性にすぐれ、抵抗率の大きい圧電性薄膜203′
が得ることが出来た。 FIG. 3d shows the thin film piezoelectric element formed. When zinc oxide (ZnO) is used as the piezoelectric thin film 203', sputtering is performed using a sintered body of zinc oxide (ZnO) as a target while maintaining the substrate temperature at around 200°C. Piezoelectric thin film 203' with excellent resistance and high resistivity
was able to obtain it.
スパツタの雰囲気ガスとしてはアルゴンガスと
酸素ガスの混合ガスが用いられ、ガスの圧力は
10-3〜10-2Torr程度が良好であつた。 A mixed gas of argon gas and oxygen gas is used as the atmospheric gas in the spatsuta, and the gas pressure is
Approximately 10 -3 to 10 -2 Torr was good.
第3図eは、次の工程として電極204′を形
成したところを示したものである。電極204′
はTFT素子のゲート電極と、薄膜圧電素子の一
方が同一工程で形成される。第3図eにおいて、
圧力センサの工程は完了するが、この場合も必要
に応じて、さらにこの上に保護膜が設けられても
よい。 FIG. 3e shows the formation of an electrode 204' as the next step. Electrode 204'
In this case, the gate electrode of the TFT element and one of the thin film piezoelectric elements are formed in the same process. In Figure 3e,
Although the pressure sensor process is completed, a protective film may be further provided thereon if necessary.
第2図におけるTFT素子は、いわゆるコプレ
ーナ構造(ソース或はドレイン電極となる電極2
05及び電極207と電極204が、半導体層2
06に対して同じ側にある構造)となつている
が、第4図に示すようなスタガー構造(ソース或
はドレイン電極となる電極404及び電極406
と電極403が半導体層405及び絶縁層407
を挾んで反対側にある構造)をとることも可能で
ある。 The TFT element in Fig. 2 has a so-called coplanar structure (electrode 2 serves as a source or drain electrode).
05, the electrode 207, and the electrode 204 are the semiconductor layer 2
06), but has a staggered structure as shown in FIG.
and the electrode 403 is connected to the semiconductor layer 405 and the insulating layer 407.
It is also possible to have a structure on the opposite side with the two in between.
第2図に示す構成では、電極204において、
薄膜圧電素子とTFT素子が電気的に結合してい
る。第2図および第4図に示す実施態様例では、
薄膜圧電素子部に上から圧力を加えることによ
り、上下方向の分極電位を生じ、この電圧を電極
204又は電極403に加える構成になつてい
る。第2図と第4図に示す構成において、圧電性
薄膜203と圧電性薄膜402の分極の極性が同
じであれば、同一の方向から加えられた圧力に対
し、第4図に示す構成の電極403には、第2図
に示す構成の電極204とは反対の極性の電圧を
印加することが出来る。(第2図に示す圧力セン
サと第4図に示す圧力センサとを、同一基板上に
形成し、これらを電気的に接続することにり、新
しい機能をもつた別の圧力センサを構成すること
も可能である。)
第5図は本発明の第2の実施態様例を説明する
為の模式的切断面図である。第5図に於いて、5
01は基板、502及び509は夫々薄膜圧電素
子用の電極、503は圧電性薄膜である。504
はTFTのゲート電極、505及び507はTFT
の各々ソース電極又はドレイン電極、506は半
導体層,508は絶縁層である。 In the configuration shown in FIG. 2, in the electrode 204,
A thin film piezoelectric element and a TFT element are electrically coupled. In the example embodiment shown in FIGS. 2 and 4,
By applying pressure to the thin film piezoelectric element portion from above, a polarized potential in the vertical direction is generated, and this voltage is applied to the electrode 204 or the electrode 403. In the configurations shown in FIGS. 2 and 4, if the polarization of the piezoelectric thin film 203 and the piezoelectric thin film 402 are the same, the electrodes of the configuration shown in FIG. 4 will respond to pressure applied from the same direction. 403 can be applied with a voltage of opposite polarity to that of the electrode 204 having the configuration shown in FIG. (By forming the pressure sensor shown in Fig. 2 and the pressure sensor shown in Fig. 4 on the same substrate and electrically connecting them, another pressure sensor with a new function can be constructed. (Also possible.) FIG. 5 is a schematic cross-sectional view for explaining the second embodiment of the present invention. In Figure 5, 5
01 is a substrate, 502 and 509 are electrodes for thin film piezoelectric elements, and 503 is a piezoelectric thin film. 504
is the gate electrode of TFT, 505 and 507 are TFT
506 is a semiconductor layer, and 508 is an insulating layer.
本実施態様例は、実施態様例1が第2図に示さ
れる様に圧電性薄膜203の分極電位を検出する
ための二つの電極202及び204が圧電性薄膜
203を上下に挾むように構成されるのに対し、
圧電性薄膜503を横向きに挾むように二つの電
極502及び509が構成されているところが実
施態様例1と異つている。 In this embodiment, two electrodes 202 and 204 for detecting the polarization potential of the piezoelectric thin film 203 are configured to vertically sandwich the piezoelectric thin film 203 as shown in FIG. 2 in the first embodiment. In contrast,
This embodiment differs from the first embodiment in that two electrodes 502 and 509 are configured to sandwich a piezoelectric thin film 503 laterally.
本実施態様例の様な構成で成る圧力センサは、
上方若しくは下方からの圧力の入力に対し、これ
等と直角方向、即ち、基板面と平向な方向により
大きな分極を示す様な圧電性薄膜を用いた場合
に、感度の良い圧力センサを得ることができた。 A pressure sensor configured as in this embodiment example is
To obtain a pressure sensor with high sensitivity when using a piezoelectric thin film that exhibits greater polarization in a direction perpendicular to the pressure input from above or below, that is, in a direction parallel to the substrate surface. was completed.
また、第5図に示す構成では、圧電性薄膜50
3のピンホールを通した短絡を避けることが出
来、さらに薄膜圧電素子の膜厚を厚くしなくて
も、薄膜圧電素子を挾む電極502および509
の間の抵抗を大きくすることが出来、したがつて
また、高い分極電位を得ることが出来た。 Further, in the configuration shown in FIG. 5, the piezoelectric thin film 50
The electrodes 502 and 509 sandwiching the thin film piezoelectric element can be avoided without shorting through the pinhole 3, and without increasing the thickness of the thin film piezoelectric element.
It was possible to increase the resistance between the two, and therefore, it was also possible to obtain a high polarization potential.
第5図に示す構成ではTFT素子はコプレーナ
構造をとつているが第4図の如きスタガー構造を
とり得ることは明白である。 In the configuration shown in FIG. 5, the TFT element has a coplanar structure, but it is clear that it can have a staggered structure as shown in FIG.
第6図は、本発明による第3の実施態様例を説
明する為の模式的切断面図である。第6図に於い
て、601は基板、606は圧電性薄膜兼TFT
素子のゲートの絶縁層、602は薄膜圧電素子の
一方の電極である。603及び605はTFT素
子の各々ソース電極又はドレイン電極、604は
半導体層である。 FIG. 6 is a schematic cross-sectional view for explaining a third embodiment of the present invention. In Fig. 6, 601 is a substrate, and 606 is a piezoelectric thin film/TFT.
The insulating layer 602 at the gate of the element is one electrode of the thin film piezoelectric element. 603 and 605 are source electrodes or drain electrodes of the TFT elements, respectively, and 604 is a semiconductor layer.
本実施態様例では、第6図に示される様に
TFT素子のゲートの絶縁層が圧電性薄膜で構成
されている。従つて、ゲートの絶縁層の形成と圧
電性薄膜の形成を別々に行わなくてすむため、作
成工程の短縮を計ることが出来た。又、本実施例
の構成によれば、更に実装密度を高くすることも
出来た。 In this embodiment example, as shown in FIG.
The insulating layer of the gate of the TFT element is composed of a piezoelectric thin film. Therefore, it is no longer necessary to form the gate insulating layer and the piezoelectric thin film separately, so that the manufacturing process can be shortened. Further, according to the configuration of this embodiment, it was possible to further increase the packaging density.
本発明による第4の実施態様例を第7図乃至第
9図a及び第9図bを用いて説明する。本実施例
は本発明による圧力センサを用いた圧力センサア
レイの実施態様例である。 A fourth embodiment of the present invention will be described using FIGS. 7 to 9a and 9b. This example is an embodiment of a pressure sensor array using pressure sensors according to the present invention.
第7図は本実施態様例の等価回路図、第8図は
本実施態様例の駆動のタイミングチヤートを示す
図、第9図aは模式的平面部分図、第9図bは第
9図aに示される一点鎖線A−A′で第9図aを
切断した場合の模式的切断面部分図である。 7 is an equivalent circuit diagram of this embodiment, FIG. 8 is a diagram showing a drive timing chart of this embodiment, FIG. 9a is a schematic partial plan view, and FIG. 9b is a diagram of FIG. 9a. 9 is a schematic cross-sectional partial view taken when FIG. 9a is cut along the dashed line A-A' shown in FIG.
第7図に於いて、41-1〜4n-oは薄膜圧電素
子、51-1〜5n-oはTFT素子、7011-1〜70
1n-oは単位要素、704-1〜704-oは蓄積コ
ンデンサである。702-1〜702-nは走査線、
703-1〜703-oはパラレル出力信号線、70
5はマトリツクス走査用のシフトレジスタ、70
6,708,710は夫々クロツク線である。7
07は転送ゲート、709はパラレル−シリアル
変換用のシフトレジスタ、711はシリアル出力
線である。 In FIG. 7, 4 1-1 to 4 no are thin film piezoelectric elements, 5 1-1 to 5 no are TFT elements, and 701 1-1 to 70
1 no is a unit element, and 704 -1 to 704 -o are storage capacitors. 702 -1 to 702 -n are scanning lines,
703 -1 to 703 -o are parallel output signal lines, 70
5 is a shift register for matrix scanning, 70
6, 708, and 710 are clock lines, respectively. 7
07 is a transfer gate, 709 is a shift register for parallel-to-serial conversion, and 711 is a serial output line.
圧力センサの単位要素7011-1〜701n-o
は、薄膜圧電素子とTFT素子が電気的に結合さ
れた構成をなし、この単位要素7011-1〜70
1n-oが基板内にマトリツクス状に配置されてい
る。各単位要素のTFT素子のソース(或はドレ
イン)及びドレイン(或はソース)は各々走査線
及びパラレル出力信号線に接続される。 Unit element of pressure sensor 701 1-1 ~ 701 no
has a structure in which a thin film piezoelectric element and a TFT element are electrically coupled, and these unit elements 701 1-1 to 70
1 no are arranged in a matrix on the board. The source (or drain) and drain (or source) of the TFT element of each unit element are connected to a scanning line and a parallel output signal line, respectively.
シフトレジスタ705はクロツク線706で同
期され、走査用のパルス信号を走査線702-1〜
702-nに出力する。転送ゲート707は転送ゲ
ート用クロツク線708によつて同期され、パラ
レル出力信号線703-1〜703-oの信号がシフ
トレジスタ709に取込まれるタイミングを取る
為のものである。 The shift register 705 is synchronized with a clock line 706 and sends scanning pulse signals to scanning lines 702 -1 to 702 .
702 Output to -n . The transfer gate 707 is synchronized by a transfer gate clock line 708, and is used to time the signals on the parallel output signal lines 703-1 to 703 -o to be taken into the shift register 709.
シフトレジスタ709は、パラレル出力信号線
703-1〜703-oに出力されたn個のパラレル
信号をシリアルな信号に変換する為のシフトレジ
スタで、クロツク線710により同期され、シリ
アル信号はシリアル出力線711より出力され
る。 The shift register 709 is a shift register for converting the n parallel signals outputted to the parallel output signal lines 703 -1 to 703 -o into serial signals, and is synchronized by the clock line 710, and the serial signals are output as serial signals. It is output from line 711.
次に、第8図を用いて第7図の等価回路図に示
された圧力センサアレイの動作について説明す
る。 Next, the operation of the pressure sensor array shown in the equivalent circuit diagram of FIG. 7 will be explained using FIG. 8.
今、基板内に配置する各単位要素に機械的圧力
がかけられ、この圧力に応じた圧電性薄膜の分極
電圧がTFT素子5のゲート電極にかかつている
ものとする。したがつて、基板内に配置する
TFT素子は、圧力に応じたチヤネル・コンダク
タンスを有している。 It is now assumed that mechanical pressure is applied to each unit element arranged within the substrate, and that a polarization voltage of the piezoelectric thin film corresponding to this pressure is applied to the gate electrode of the TFT element 5. Therefore, place it within the board.
The TFT element has a channel conductance that depends on pressure.
先づ、期間t1で走査線17-1がハイ・レベル
(High Level)になると、走査線17-1に接続す
るn個のTFT素子51-1〜51-oの中をチヤネル・
コンダクタンスに応じたドレイン電流Idが流れ、
蓄積コンデンサ7041〜704oにそれぞれ蓄積
される。このとき、t1がチヤネル・コンダクタン
スと蓄積コンデンサ容量とで決まる時定数よりも
十分小さければ、各単位要素に加えられた機械的
圧力に比例した電荷を蓄積することが出来る。 First, when the scanning line 17-1 goes to a high level during period t1 , a channel is established in the n TFT elements 51-1 to 51-o connected to the scanning line 17-1 .
A drain current I d flows according to the conductance,
The signals are stored in storage capacitors 704 1 to 704 o , respectively. At this time, if t 1 is sufficiently smaller than the time constant determined by the channel conductance and the storage capacitor capacity, a charge proportional to the mechanical pressure applied to each unit element can be stored.
蓄積コンデンサ704-1〜704-oに蓄積され
たデータは、期間t1の終わりに転送ゲート707
が開くことにより(クロツク線708の信号φT
がハイレベルになることにより)、シフトレジス
タ709に取り込まれる。次に、転送ゲート70
7が閉じ(φTがロウ−レベル(Low−Level)に
なり)、次の瞬間期間t2に入る。期間t2では走査
線702-2がハイレベルになり、走査線702-2
に接続するn個のTFT素子52-1〜52-o中をチヤ
ネル・コンダクタンスに応じたドレイン電流が流
れ、蓄積コンデンサ704-1〜704-oに蓄積さ
れる。一方、すでに取り込まれているシフトレジ
スタ709の中のデータは、クロツク線710の
信号φ1に同期して順次転送され、シリアル信号
として出力線711から順次出力される。シフト
レジスタ709中のすべてのデータが出力し終わ
ると同時に、転送ゲート707が開いて、単位要
素7012-1〜7012-oからの出力信号が順次シ
フトレジスタ709に取り込まれる。 The data stored in storage capacitors 704-1 to 704 -o is transferred to transfer gate 707 at the end of period t1 .
(signal φ T of clock line 708
becomes high level), the signal is taken into the shift register 709. Next, transfer gate 70
7 closes (φ T becomes Low-Level) and enters the next instantaneous period t 2 . In period t2 , the scanning line 702-2 becomes high level, and the scanning line 702-2
A drain current corresponding to the channel conductance flows through the n TFT elements 5 2-1 to 5 2-o connected to the channel conductance, and is stored in the storage capacitors 704 -1 to 704 -o . On the other hand, the data in the shift register 709 that has already been taken in is sequentially transferred in synchronization with the signal φ 1 on the clock line 710, and is sequentially output from the output line 711 as a serial signal. At the same time as all the data in the shift register 709 is output, the transfer gate 707 is opened and the output signals from the unit elements 701 2-1 to 701 2-o are sequentially taken into the shift register 709.
以下、同様の繰り返しにより、マトリツクス状
に分布するすべての圧力センサの単位要素701
1−1〜701n-oからの信号をシリアル信号として
取り出すことが出来る。 Hereinafter, by repeating the same process, all the unit elements 701 of the pressure sensors distributed in a matrix are
Signals from 1-1 to 701 no can be extracted as serial signals.
第9図a及び第9図bは各々、第7図の等価回
路図に示される圧力センサアレイの模式的構成図
で、第9図aに模式的平面部分図を、また、第9
図bに、第9図aのA−A′で切断したときの模
式的切断面部分図を示す。 9a and 9b are schematic configuration diagrams of the pressure sensor array shown in the equivalent circuit diagram of FIG. 7, respectively.
FIG. 9b shows a schematic partial cross-sectional view taken along line A-A' in FIG. 9a.
906はTFT素子の島状にパターニングされ
た半導体層、905,907は夫々、ソース(も
しくはドレイン)電極とドレイン(もしくはソー
ス)電極であり、904はTFT素子のゲート電
極と薄膜圧電素子の電極を兼ねる層である。ま
た、910は走査線、914はパラレル出力信号
線で、913は薄膜圧電素子の一方の電極に接地
レベルを与えるための接地線である。909は走
査線910と接地線913のクロストークを防止
するための絶縁層である。薄膜圧電素子の接地レ
ベルを与えるべき電極は、絶縁層909にあけら
れたスルー・ホール912を通して接地線913
に接続される。918はTFT素子のゲート絶縁
層で、同時に走査線910とパラレル出力信号線
914のクロストーク防止用の絶縁層をも兼ね,
基板一面に設けられていても良いし、あるいは必
要な部分に島状に設けられていても良い。ドレイ
ン電極(もしくはソース電極)907は、絶縁層
908にあけられたスルー・ホール911を通し
て走査線910に接続される。ソース電極(もし
くはドレイン電極)905は、直接パラレル信号
線914に接続される。903は単位要素毎に島
状にパターニングされた圧電性薄膜である。各単
位要素の圧電性薄膜は島状にパターニングされる
のではなく、相互に接続する形態をとつていても
良いが、この場合には、ある特定の単位要素に加
えられた機械的圧力が機械的振動として圧電性薄
膜中を伝幅し、周囲の単位要素へのクロストーク
を生じ易い。したがつて、一般には圧電性薄膜9
03は、各単位要素毎に分離していることが望ま
しい。 906 is a semiconductor layer patterned into an island shape of a TFT element, 905 and 907 are a source (or drain) electrode and a drain (or source) electrode, respectively, and 904 is a gate electrode of a TFT element and an electrode of a thin film piezoelectric element. This layer also serves as a layer. Further, 910 is a scanning line, 914 is a parallel output signal line, and 913 is a ground line for applying a ground level to one electrode of the thin film piezoelectric element. Reference numeral 909 is an insulating layer for preventing crosstalk between the scanning line 910 and the ground line 913. The electrode that should provide the ground level of the thin film piezoelectric element is connected to a ground line 913 through a through hole 912 made in the insulating layer 909.
connected to. 918 is a gate insulating layer of the TFT element, which also serves as an insulating layer for preventing crosstalk between the scanning line 910 and the parallel output signal line 914.
It may be provided over the entire surface of the substrate, or it may be provided in an island shape at a necessary portion. A drain electrode (or source electrode) 907 is connected to a scanning line 910 through a through hole 911 formed in an insulating layer 908. Source electrode (or drain electrode) 905 is directly connected to parallel signal line 914. 903 is a piezoelectric thin film patterned into an island shape for each unit element. The piezoelectric thin film of each unit element may be connected to each other instead of being patterned into an island shape, but in this case, the mechanical pressure applied to a particular unit element is It propagates through the piezoelectric thin film as mechanical vibration, and tends to cause crosstalk to surrounding unit elements. Therefore, generally the piezoelectric thin film 9
03 is preferably separated for each unit element.
基板901の材料としては、溶融石英板、サフ
アイア基板、表面を熱酸化したシリコンウエハ、
各種ガラス基板等の無機質の絶縁物あるいはポリ
イミド、ポリエチレン、テレフタレート、ポリエ
チレンナフタレート、ポリカーボネート等の有機
高分子材料による絶縁性フイルム、また、絶縁層
909が設けられることを前提条件に、アルミ
板、鋼板、鉄板、ニツケル板、ステンレス鋼板等
の金属板を用いることが出来る。金属板を基板と
して用いる場合には基板901に接地レベルを与
え、スルー・ホール912を通して圧電性薄膜9
03の電極902を直接基板901に接続するこ
とで、接地線913を省略することが出来る。 Materials for the substrate 901 include a fused quartz plate, a sapphire substrate, a silicon wafer whose surface is thermally oxidized,
Inorganic insulating materials such as various glass substrates, insulating films made of organic polymer materials such as polyimide, polyethylene, terephthalate, polyethylene naphthalate, polycarbonate, etc., as well as aluminum plates and steel plates, provided that an insulating layer 909 is provided. , metal plates such as iron plates, nickel plates, and stainless steel plates can be used. When a metal plate is used as the substrate, a ground level is applied to the substrate 901, and the piezoelectric thin film 9 is connected through the through hole 912.
By directly connecting the electrode 902 of 03 to the substrate 901, the ground wire 913 can be omitted.
圧電性薄膜903としては、酸化亜鉛(Zn0)、
窒化アルミニウム(AN)、ジルコンチタン酸
鉛固溶体(PZT)、ジルコンランタルチタン酸鉛
固溶体(PLZT)、水晶等の材料用いられ、これ
らの材料は直流スパツタ法、高周波スパツタ法、
化学気相成長法(CVD)、反応性スパツタ法等の
手段により、基板表面に堆積することが出来る。 As the piezoelectric thin film 903, zinc oxide (Zn0),
Materials such as aluminum nitride (AN), lead zircon titanate solid solution (PZT), zircon lanthalate lead titanate solid solution (PLZT), and crystal are used, and these materials can be processed by direct current sputtering method, high frequency sputtering method,
It can be deposited on the substrate surface by means such as chemical vapor deposition (CVD) or reactive sputtering.
TFT素子の半導体層11としては、アモルフ
アスシリコン、多結晶シリコン、硫化カドミウム
(CdS)、カドミウムセレン(CdSe)、テルル
(Te)、酸化亜鉛(Zn0)、ガリウムヒ素(GaAs)
等の材料が用いられ、これらの材料は化学気相成
長法(CVD)、プラズマ化学気相成長法
(PCVD)、電子線加熱蒸着法、各種スパツタ法、
分子線エピタキシアル(MBE)法等の堆積手段
と、必要に応じて採用されるプラズマアニール
法、レーザーアニール法、電子線アニール法、炉
中加熱アニール法等の堆積後のアニール手段によ
り形成される。 The semiconductor layer 11 of the TFT element is made of amorphous silicon, polycrystalline silicon, cadmium sulfide (CdS), cadmium selenium (CdSe), tellurium (Te), zinc oxide (Zn0), gallium arsenide (GaAs).
These materials include chemical vapor deposition (CVD), plasma chemical vapor deposition (PCVD), electron beam heated evaporation, various sputtering methods,
Formed by a deposition method such as molecular beam epitaxial (MBE) method, and a post-deposition annealing method such as plasma annealing method, laser annealing method, electron beam annealing method, furnace heating annealing method, etc. adopted as necessary. .
ゲート絶縁層908としては、二酸化シリコ
ン、窒化シリコン、酸化アルミニウム等の材料が
用いられ、これらの材料は熱酸化法、各種スパツ
タ法、電子線加熱蒸着法、化学気相成長法
(CVD)、プラズマ化学気相成長法(PCVD)等
の手段を用いて堆積される。 Materials such as silicon dioxide, silicon nitride, and aluminum oxide are used for the gate insulating layer 908, and these materials can be processed by thermal oxidation, various sputtering methods, electron beam heated evaporation, chemical vapor deposition (CVD), and plasma. Deposited using methods such as chemical vapor deposition (PCVD).
第7図の等価回路図から明らかなように、本発
明による圧力センサを用いた圧力センサアレイで
ある本実施例は、各単位要素毎に、クロストーク
防止機能と信号増巾機能を有するTFT素子が設
けられているため、クロストークの極めて少い、
S/N比の優れた圧力センサアレイを提供するこ
とが出来た。 As is clear from the equivalent circuit diagram in FIG. 7, this embodiment, which is a pressure sensor array using the pressure sensor according to the present invention, has a TFT element having a crosstalk prevention function and a signal amplification function for each unit element. is provided, so crosstalk is extremely low.
It was possible to provide a pressure sensor array with an excellent S/N ratio.
したがつて、本発明による圧力センサを使用す
ることにより、同一基板上に多数の圧力センサ単
位要素を実装した、高い集積度をもつ、大面積圧
力センサアレイを実現できる。 Therefore, by using the pressure sensor according to the present invention, it is possible to realize a large-area pressure sensor array with a high degree of integration in which a large number of pressure sensor unit elements are mounted on the same substrate.
例えば、圧力センサのTFT素子の半導体層に
水素化アモルフアスシリコン、絶縁層に窒化シリ
コン又は二酸化シリコンを用いた場合について詳
述する。 For example, a case where hydrogenated amorphous silicon is used for the semiconductor layer of a TFT element of a pressure sensor, and silicon nitride or silicon dioxide is used for the insulating layer will be described in detail.
半導体層は、原料ガスとしてシランガス
(SiH4)と水素ガス(H2)の混合ガスを用い、ガ
ス圧0.1Torr、基板温度150〜300℃程度でプラズ
マ化学気相成長法(PCVD)によつて水素化アモ
ルフアスシリコン(a−Si:H)が堆積された。 The semiconductor layer is formed by plasma chemical vapor deposition (PCVD) using a mixed gas of silane gas (SiH 4 ) and hydrogen gas (H 2 ) as a raw material gas at a gas pressure of 0.1 Torr and a substrate temperature of about 150 to 300°C. Hydrogenated amorphous silicon (a-Si:H) was deposited.
次に、原料ガスとしてシランガスと水素ガスの
混合ガス及びアンモニアガス(NH3)を使用し、
ガス圧0.1Torr、基板温度150〜300℃程度に保持
し、プラズマ化学気相成長法によつて半導体層上
に窒化シリコンが堆積された。 Next, a mixed gas of silane gas and hydrogen gas and ammonia gas (NH 3 ) are used as raw material gas,
Silicon nitride was deposited on the semiconductor layer by plasma chemical vapor deposition while maintaining the gas pressure at 0.1 Torr and the substrate temperature at approximately 150 to 300°C.
又、別の半導体層上に、原料ガスとしてシラン
ガスと水素ガスの混合ガス及び酸素ガス(O2)
を使用し、ガス圧0.1Torr、基板温度150〜300℃
程度に保持してプラズマ化学気相成長法によつて
二酸化シリコンが堆積された。 In addition, a mixed gas of silane gas and hydrogen gas and oxygen gas (O 2 ) are placed on another semiconductor layer as raw material gases.
, gas pressure 0.1Torr, substrate temperature 150~300℃
Silicon dioxide was deposited by plasma enhanced chemical vapor deposition at a constant temperature.
尚、電極は、一般にTFT素子を作製するのと
同等な方法で形成された。 Note that the electrodes were formed using a method generally used for manufacturing TFT devices.
絶縁層として二酸化シリコンを約1000〜5000Å
の膜厚に堆積させたTFT素子のドレイン電流Id
のON/OFF比は、通常10ボルト程度のゲート電
圧において約6桁になつた。 Silicon dioxide as an insulating layer with a thickness of approximately 1000-5000Å
The drain current I d of a TFT device deposited to a film thickness of
The ON/OFF ratio of is about 6 orders of magnitude at a gate voltage of about 10 volts.
従つて、必要なS/N比を40デシベルとすれば
このTFT素子で約10000本の走査線を駆動するこ
とができた。 Therefore, if the required S/N ratio was 40 decibels, this TFT element could drive about 10,000 scanning lines.
絶縁層として窒化シリコンを用いた場合も、二
酸化シリコンを用いた場合と同程度の性能を持つ
たTFT素子となつた。 Even when silicon nitride was used as the insulating layer, the TFT device had performance comparable to that when silicon dioxide was used.
以上、詳細に説明した様に、本発明によれば従
来の圧力センサの問題点が解決された高精度かつ
応答スピードが速い圧力センサを実現することが
できる。又、低コストであり集積化が容易で、さ
らに大面積マトリツクスアレイ化が容易な圧力セ
ンサが実現される。
As described above in detail, according to the present invention, it is possible to realize a pressure sensor with high accuracy and fast response speed, which solves the problems of conventional pressure sensors. In addition, a pressure sensor that is low cost, easy to integrate, and easy to form into a large area matrix array can be realized.
尚、本発明に於いて、実施態様例及び実施例で
は薄膜電解効果トランジスタ及び薄膜圧電素子を
用いた例で述べてあるが、別に薄膜のものを用い
ずとも実施することができるのはもちろんであ
る。 Although the embodiments and examples of the present invention are described using thin film field effect transistors and thin film piezoelectric elements, it is of course possible to carry out the invention without using thin film transistors. be.
第1図は本発明の基本的等価回路図である。第
2図乃至第4図は本発明の実施態様例1を説明す
る為の図で、第2図は模式的切断面図、第3図a
乃至第3図eは実施例1を作製する為の模式的工
程図、第4図は実施例1の変形例を示す模式的切
断面図である。第5図は本発明の実施態様例2を
説明する為の模式的切断面図、第6図は本発明の
実施態様例3を説明する為の模式的切断面図であ
る。第7図乃至第9図a及び第9図bは、本発明
の実施態様例4を説明する為の図で、第7図は等
価回路図、第8図は駆動のタイミングチヤート、
第9図aは模式的平面部分図、第9図bは第9図
に示される一点鎖線A−A′で切断した場合の模
式的切断面部分図である。
201,201′,401,501,601,
901……基板、203,203′,402,5
03,606,903……圧電性薄膜、206,
206′,405,506,604,906……
半導体層、208,208′,407,508,
906,908……絶縁層、205,207,2
05′207′,404,406,505,50
7,603,605,905,907……TFT
素子のソース又はドレイン電極。
FIG. 1 is a basic equivalent circuit diagram of the present invention. FIGS. 2 to 4 are diagrams for explaining embodiment example 1 of the present invention, FIG. 2 is a schematic cross-sectional view, and FIG. 3 a
3e to 3e are schematic process diagrams for producing Example 1, and FIG. 4 is a schematic cross-sectional view showing a modification of Example 1. FIG. 5 is a schematic cross-sectional view for explaining the second embodiment of the present invention, and FIG. 6 is a schematic cross-sectional view for explaining the third embodiment of the present invention. 7 to 9a and 9b are diagrams for explaining the fourth embodiment of the present invention, in which FIG. 7 is an equivalent circuit diagram, FIG. 8 is a drive timing chart,
FIG. 9a is a schematic partial plan view, and FIG. 9b is a schematic partial cross-sectional view taken along the dashed line A-A' shown in FIG. 201, 201', 401, 501, 601,
901...Substrate, 203, 203', 402, 5
03,606,903...Piezoelectric thin film, 206,
206', 405, 506, 604, 906...
semiconductor layer, 208, 208', 407, 508,
906, 908...Insulating layer, 205, 207, 2
05'207',404,406,505,50
7,603,605,905,907...TFT
Source or drain electrode of the device.
Claims (1)
半導体層にゲート絶縁層を介して設けられたゲー
ト電極とを有する電界効果型トランジスタ素子と
一方の電極を前記ゲート電極と電気的に結合した
一対の電極と該電極間に設けられた圧電性薄膜を
有する圧電素子とを具備した単位要素の複数と、 前記電界効果型トランジスタ素子のソース(或
はドレイン)が接続された走査線と、 前記電界効果型トランジスタ素子のドレイン
(或はソース)が接続されたパラレル出力信号線
と、前記走査線に接続されたマトリツクス走査用
のシフトレジスタと、 前記パラレル出力信号線に接続されたパラレル
−シリアル変換用のシフトレジスタと、を有し、 前記走査線と前記パラレル出力信号線との少な
くとも交差部に設けられたクロストーク防止用の
絶縁層を前記電界効果型トランジスタ素子のゲー
ト絶縁層が兼ねていることを特徴とする圧力セン
サ。 2 前記圧電性薄膜は前記単位要素毎に分離され
ている特許請求の範囲第1項に記載の圧力セン
サ。[Scope of Claims] 1. A field effect transistor element having a semiconductor layer provided in a matrix and a gate electrode provided to the semiconductor layer via a gate insulating layer; a plurality of unit elements comprising a pair of electrodes coupled to each other and a piezoelectric element having a piezoelectric thin film provided between the electrodes, and a scanning element in which the source (or drain) of the field effect transistor element is connected. a parallel output signal line connected to the drain (or source) of the field effect transistor element, a shift register for matrix scanning connected to the scanning line, and a parallel output signal line connected to the parallel output signal line. a shift register for parallel-to-serial conversion, and an insulating layer for preventing crosstalk provided at least at an intersection of the scanning line and the parallel output signal line as a gate insulating layer of the field effect transistor element. A pressure sensor that is characterized by having the following functions: 2. The pressure sensor according to claim 1, wherein the piezoelectric thin film is separated into each unit element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231525A JPS59124181A (en) | 1982-12-29 | 1982-12-29 | Pressure sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231525A JPS59124181A (en) | 1982-12-29 | 1982-12-29 | Pressure sensor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124181A JPS59124181A (en) | 1984-07-18 |
| JPH0467344B2 true JPH0467344B2 (en) | 1992-10-28 |
Family
ID=16924850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231525A Granted JPS59124181A (en) | 1982-12-29 | 1982-12-29 | Pressure sensor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124181A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6274029B2 (en) * | 2014-06-18 | 2018-02-07 | 大日本印刷株式会社 | Pressure sensor device and manufacturing method thereof |
| JP2019002776A (en) * | 2017-06-14 | 2019-01-10 | コニカミノルタ株式会社 | Multi-point pressure sensor |
| CN110943156B (en) * | 2019-12-24 | 2021-08-24 | 中山大学 | A kind of pressure sensor based on piezoelectric material and preparation method |
-
1982
- 1982-12-29 JP JP57231525A patent/JPS59124181A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124181A (en) | 1984-07-18 |
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