JPH05108473A

JPH05108473A - デ−タ処理システム

Info

Publication number: JPH05108473A
Application number: JP4020460A
Authority: JP
Inventors: Takeshi Aimoto; 毅相本; Akira Ishiyama; 明石山; Hidenori Kosugi; 秀則小杉; Masabumi Shibata; 正文柴田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-03-20
Filing date: 1992-01-09
Publication date: 1993-04-30
Also published as: US5584004A

Abstract

(57)【要約】（修正有）【目的】結合した複数の系の主記憶装置全体で１つの
アドレス空間を構成し、他の系の主記憶装置に任意にア
クセスできるようにする。【構成】複数のデータ処理の系から構成され、それぞ
れの系内には１つ以上の命令プロセッサＩＰ００〜ＩＰ
１１又は１つ以上のＩＱＰ００〜ＩＱＰ１１と１つ以上
の主記憶装置ＭＳ０、ＭＳ１を備え１つ以上のサービス
プロセッサＳＶＰを備える。データ処理装置の系Ｋ０〜
Ｋ３から構成される。バス結合装置ＥＸＯを備え、個別
バスＲＢＵＳ１で接続している。サービスプロセッサＳ
ＶＰは４つの系Ｋ０〜Ｋ３へのパスを備える。主記憶装
置ＭＳ０は個別バスＲＢＵＳ０のバスアービタ２０１と
ＲＢＵＳ制御回路２１０とアドレス判定回路２２０とメ
モリ回路２５０を備え、バス結合装置ＥＸＯはＲＢＵＳ
制御回路とＥＢＵＢＵＳ制御回路と判定回路と系番号判
定回路を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】１以上の命令プロセッサ、１以上
の入出力装置と１以上の主記憶装置を備えるデ−タ処理
装置を一つの系とする複数の系からなるデ−タ処理シス
テムにおける複数の系の主記憶装置に対するアクセス制
御に係る。

【０００２】

【従来の技術】従来のデ−タ処理装置では例えば１〜２
台の命令プロセッサ（ＩＰ）と１台の主記憶装置（ＭＳ
装置）と１〜４台の入出力プロセッサ（ＩＯＰ）を１本
のシステムバスで結合して構成されていた。デ−タ処理
装置でバス結合が用いられるのは、個々の装置間に個別
のパスを設ける方式に比べ、装置間のインタフェ−ス信
号線数を大幅に削減できるためである。通常、デ−タ処
理装置では近年益々集積度の上がってきたＬＳＩを用い
ているが、集積度の著しい向上に比べＬＳＩのインタフ
ェ−スピン数の増加の程度は比較的小さい。従ってデ−
タ処理装置の分野ではインタフェ−スピンを有効利用す
ることの重要性すなわちバス結合方式の重要性は今後益
々増加することと思われる。

【０００３】一方、システムの性能向上のニ−ズに答え
るため、最近従来のデ−タ処理装置を系と呼び複数の系
を結合することにより、従来の限界を超えた性能レンジ
（記憶容量のレンジも含め）をカバ−する方式が出現し
てきた。この方式の従来技術として、特開昭５５−８８
１５５に記載されている複数の系のシステム制御（Ｓｙ
ｓｔｅｍＣｏｎｔｒｏｌｌｅｒ，以下ＳＣ）を結合す
ることで構成の柔軟な変更を可能にする方法が知られて
いる。これは、絶対アドレスのある一定単位ごとにその
アドレスに対する主記憶装置の構成を記載した表を設
け、主記憶の参照の際にその表を参照することによっ
て、そのアドレスに記憶装置が割り当てられているか、
また割り当てられているならばどの記憶装置に割り当て
られているかを知り、その情報を用いて対応する記憶装
置上のデ−タを参照する方式である。この方式が適用さ
れたデ−タ処理装置はＩＰとＳＣ間、ＳＣと記憶装置間
にＩＰ毎、記憶装置毎のパスを設けるデ−タ処理装置で
ある（従来技術１）。

【０００４】また別の従来技術として、特開昭６１−２
６１６９に複数の系をバス結合回路及び拡張バスで結合
することによりシステムを多重化した分散処理システム
について述べたものがある。これは系内が１つの閉じた
デ−タ処理装置であり、通常は系内で処理が行われてい
るが、例えば障害時等には系間の通信方法を用いること
によって、多重化された別の系に処理を移しシステムの
信頼性を増す方式である。この独立に動作する複数の系
の装置（ＩＰやＩＯＰやＭＳ装置）間の通信を統一的に
サポ−トするためにバスの転送情報の中に送信側、受診
側の系番号、装置番号の情報を組み込み、これに基づい
てアクセスが目的の系の目的の装置に到達するというも
のである。ＭＳアクセスと装置間通信は一つのインタフ
ェ−スで行われる。共通主記憶装置へのＭＳアクセスと
各系の主記憶装置へのＭＳアクセスとは各処理装置内に
用意されているアドレス容量分解指定に基づき、各処理
装置がアドレスバスフォ−マットＡのＲＥＮ部に系番号
（共通系の系番号Ｘまたは自系の系番号）を設定する。
他系へのＭＳアクセスについては記載されていない（従
来技術２）。

【０００５】また別の従来技術として、ＢＢＮＡｄｖ
ａｎｃｅｄＣｏｍｐｕｔｅｒＩｎｃ．より、発売さ
れているＴＣ２０００に複数の系をスウィッチ・インタ
フェース回路とバタフライ・スウィッチ回路で結合する
ことによりシステムの処理能力を向上した並列処理シス
テムについて述べたものがある。これは結合した複数
（８〜５０４台）の系のＩＰやＩＯＰやＭＳ装置を共通
のＯＳで使用することによりデ−タ処理装置の規模を拡
張し、処理能力を改善するようなニ−ズに答えるもので
ある。ＴＣ２０００では並列処理向けにシステムが構成
されているので、複数の系内のメモリを結合したアドレ
ス空間は系固有のローカルなアドレス空間及びシステム
全体の共有アドレス空間の２種類に分けて構成したもの
である（従来技術３）。

【０００６】また、従来のシステムでワークメモリを備
えているシステムもある。例えば従来技術１であげた方
式を採用するシステムの中には、ＳＣ内にワークメモリ
を備えているシステムがある。

【０００７】

【発明が解決しようとする課題】バス結合方式を採用す
るデ−タ処理装置の分野では、複数の系を結合すること
により、従来の限界を超えた性能レンジをカバ−する方
式は今のところ知られていない。上記従来技術１は、バ
スで結合されたデ−タ処理装置における複数の系の結合
の方法については考慮されていない。上記従来技術２
は、バスで結合されたデ−タ処理装置における複数の系
の結合の方法の従来技術である。他系のＭＳをアクセス
する場合は明確には記載されていないが、プログラムは
他系の系番号とメモリ番地を意識するインタフェ−スに
なる。この従来技術２では複数の系のＭＳ装置全体で１
つのアドレス空間を構成できない。従って複数の系のＩ
ＰやＩＯＰやＭＳ装置を共通のＯＳで使用する様な用途
（例えば密結合マルチプロセッサ）には適用できない。

【０００８】結合した複数の系のＩＰやＩＯＰやＭＳ装
置を共通のＯＳで使用することによりデ−タ処理装置の
規模を拡張し、単一の系で行っていた処理のレスポンス
を改善するようなニ−ズに答えるためには、プログラム
がハ−ドウエアの構成情報（例えばシステムのアドレス
空間のどの範囲がどの系番号に構成されているか）を意
識することなく動作することが必要である。本発明では
結合した複数の系のＭＳ装置全体で１つのアドレス空間
を構成することを目的にしている。また上記従来技術２
の多重化処理装置の分野では系間の頻繁な通信は必要な
いので、ＭＳアクセスと装置間通信を統一したインタフ
ェ−スでサポ−トし混在させている。しかし結合した複
数の系内のＩＰやＩＯＰやＭＳ装置を共通のＯＳで使用
する様な用途ではＭＳアクセスのスル−プットやＩＯＰ
からのアクセスに対するレスポンス時間が性能を決定す
る。本発明ではＭＳアクセスのスル−プットを最大限引
き出すために、ＭＳアクセスと装置間通信を別のインタ
フェ−スで行い、装置間通信の影響を除くことを目的と
している。

【０００９】また上記従来技術３の並列処理装置の分野
では、複数（８〜５０４台）の系の結合を前提にシステ
ムが構成されている。例えばアドレス空間はこの複数の
系内のメモリを結合して、プロセッサ間のアクセス競合
を防ぐための系固有のローカルなアドレス空間及びプロ
セス間で共有されている領域が配置されるシステム全体
の共有アドレス空間の２種類で構成している。また複数
の系の結合はスウィッチ・インタフェース回路をバタフ
ライ・スウィッチ回路に結合することで行われており、
ハードウエアの物量としてもか大規模なものとなる。本
発明では従来１〜２ケのＩＰやＩＯＰと１ケのＭＳ装置
をバスで結合させて構成されていた（例えば小型機また
はワークステーション分野の）データ処理装置を、バス
等の少ないハードウエアの物量で実現できる結合手段で
複数の系を結合させ、且つ従来どうり１つの絶対アドレ
ス空間で動作させることにより従来のプログラムに何ら
変更を加えることなく性能を向上させることを目的とし
ている。

【００１０】さらに１つの絶対アドレス空間で動作する
データ処理装置でＩＰやＩＯＰがバッファ記憶（ＢＳ）
を備えている場合に、ＢＳの内容と主記憶（ＭＳ）との
不一致をハードウエアで防ぐことが必要になる。系が一
つの場合には、系内の全てのＩＰが全てのＭＳへのライ
トアクセスを個別バス上でＢＳの内容と不一致が生じな
いかチェックすることができる。しかし、系（個別バ
ス）が複数の場合には、たとえば系０のＩＰから系０の
ＭＳへのライトアクセスを系１内のＩＰが個別バス上だ
けでＢＳの内容と不一致が生じないかチェックすること
はできない。このため、系０内で閉じているＭＳへのラ
イトアクセスでも系１内のＢＳの内容と不一致を生じて
いないかライトアクセスを系間で転送してチェックする
ことが必要となる。しかし、ライトアクセスをすべて系
間で転送してチェックすると、このライトアクセスのた
め個別バス、拡張バス上のアクセスの頻度が増大し、ス
ル−プットネックとなってしまう。本発明ではＭＳアク
セスのスル−プットを最大限引き出すために、他系内の
ＢＳ内に自系内のＭＳのコピ−が存在する場合に限り、
ライトアクセスを系間で転送してチェックすることによ
り、不必要なスル−プットネックの発生を防ぐことを目
的としている。ちなみに，上記従来技術３の並列処理装
置では系固有のローカルなアドレス空間のみをＢＳの対
象とし、通常、共有アドレス空間はＢＳに取り込まない
仕様になっている。したがって、ライトアクセスを系間
で転送してチェックすることは必要ない。

【００１１】さらにバス結合方式を採用するデ−タ処理
装置の分野では、ＩＰやＩＯＰがロック付きメモリアク
セスをＭＳ装置に出した場合、ロック元以外のアクセス
を抑止し、他の装置にはバスの使用権を与えない方式が
採られる。しかし、本発明のように複数のバスを階層的
に結合するデ−タ処理装置では、デッドロックが発生す
る場合がある。例えば、系０のＩＰ００が系１のＭＳ装
置ＭＳ１にロックつきメモリアクセスを出し、同時に系
１のＩＰ１０が系０のＭＳ装置ＭＳ０にロックつきメモ
リアクセスを出す場合を図２３で説明する。

【００１２】系１のＩＰ１０が系０のＭＳ装置ＭＳ０に
ロックつきメモリアクセスを出すと、個別バスＲＢＵ
Ｓ１、拡張バスＥＢＵＳをロックし、他の装置にはバス
の使用権を与えない。一方、系１のＩＰ１０が系０のＭ
Ｓ装置ＭＳ０にロックつきメモリアクセスを出すと、個
別バスＲＢＵＳをロックし、他の装置にはバスの使用権
を与えない。従来の方式では、この場合、ＩＰ００から
のアクセスとＩＰ１０からのアクセスはどちらもアクセ
スを完了することができない状態に陥り、デッドロック
が発生してしまう。本発明ではこのデッドロックを回避
するシステムを提供することを目的としている。

【００１３】さらに、複数の系を結合させ、プロセッサ
の台数を増やし、装置全体の性能向上を図った場合、バ
ッファにミスヒットした場合の他系主記憶へのリードア
クセス時間を短縮できなければ、アクセス時間が隘路と
なり、装置全体の性能は向上しない可能性がある。この
点に間して従来技術２また従来技術３では述べられてい
ない。また、上記従来技術１であげた従来のワークメモ
リを備えているシステムでは、バスで結合されたデータ
処理装置の複数の系の結合方式におけるワークメモリに
ついては考慮されていない。

【００１４】本発明は、バス結合方式を採用し、系間接
続信号で複数の系を結合したデ−タ処理装置において、
他系主記憶へのリードアクセス時間を向上させる具体的
な処理システムの構成法を提示することを目的としてい
る。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、命令プロセッサ（ＩＰ）と主記憶装置（ＭＳ装置）
と入出力装置（ＩＯＰ）と個別バスで結合した複数の系
をバス結合装置（ＥＸ）さらに拡張バスまたは系間接続
信号線で接続し、個別バス及び拡張バス上のアドレスと
して絶対アドレスを用い、個別バス上のアクセスが自系
内のＭＳ装置に当てたアクセスか他系内のＭＳ装置に当
てたアクセスか又はアドレス範囲例外かを判定するアド
レス判定回路をＭＳ装置内とＥＸ内に備え、自系内のＭ
Ｓ装置に当てたアクセスかアドレス範囲例外と判定され
た場合、自系内のＭＳ装置が受信し、他系内のＭＳ装置
に当てたアクセスと判定された場合、他系内のＭＳ装置
に転送するためＥＸが受信するものである。さらに２つ
以上の系を拡張バスで接続する場合には、ＥＸ内に拡張
バス上のアクセスに対するアドレス判定回路を備えたも
のである。

【００１６】さらに上記ＭＳ装置内のアドレス判定回路
を、デ−タ処理システム内のアドレスの範囲を示すシス
テムアドレス範囲レジスタと自系内のアドレスの範囲を
示す系内アドレス範囲レジスタと個別バス上のアドレス
をシステムアドレス範囲レジスタ及び系内アドレス範囲
レジスタと比較する比較回路と比較回路の出力により判
定する判定回路で構成したものである。また上記ＭＳ装
置内のアドレス判定回路の別の構成例として、デ−タ処
理システム内のアドレス空間に関する構成情報（システ
ム内のアドレスか否かを示す情報及びどの系に割り当て
られたアドレスかを示す情報）を保持した主記憶構成テ
−ブルを持ち、主記憶構成テ−ブルを個別バス上のアド
レスで読みだし、その出力により判定する判定回路で構
成したものである。

【００１７】さらにＩＰ内にアドレス空間の一部コピ−
を保持するバッファ記憶（ＢＳ）を備え、ＥＸ内に各Ｂ
Ｓがアドレス空間のどの一部コピ−を保持しているかを
示す情報を保持するタグ記憶を備えたものである。

【００１８】さらに、ロック付きメモリアクセスを備え
たデ−タ処理システムに於いてデッドロックを回避する
ために、個別バスのロック状態を系内ロック状態と系外
ロック状態、２重ロック状態に区別するロック状態ビッ
トを備えたものである。更に、系内の命令処理装置又は
入出力装置が送出した個別バス上のロック付きメモリア
クセスが自系に属する主記憶装置に当てたアクセスであ
る場合ロック状態ビットを系内ロック状態にセットし、
ロック元以外の個別バス使用要求を抑止し、系内の命令
処理装置又は入出力装置が送出した個別バス上のロック
付きメモリアクセスが他系に属する主記憶装置に当てた
アクセスである場合ロック状態ビットを系外ロック状態
にセットし、バス結合装置とロック元以外の個別バス使
用要求を抑止するように制御するものである。

【００１９】さらに、前述した他系主記憶へのリードア
クセス時間を向上させる目的を達成するために、命令プ
ロセッサと主記憶装置と入出力装置と個別バスで結合し
た複数の系を系間接続信号で接続し、他系主記憶の一部
を保持するワ−クメモリとその他系主記憶上のアドレス
を保持する他系アドレスアレイを備え、個別バス上のア
クセスが、他系内への主記憶へのリードアクセスと判定
された場合、まずワ−クメモリにアクセスする手段を備
えたものである。ワ−クメモリに対するアクセスが失敗
した場合のみ、系間接続信号を通じて他系主記憶へのア
クセスが行われるようにしている。

【００２０】

【作用】前述のような手段を備えているため、各系の命
令プロセッサ（ＩＰ）または入出力装置（ＩＯＰ）は自
系の主記憶装置（ＭＳ装置）のアドレス範囲を考慮する
ことなく、システムに割り当てられたアドレス空間のど
のアドレスに対してもアクセスができる。アクセスした
アドレスが自系の主記憶装置（ＭＳ装置）のアドレス範
囲内の場合は、自系の主記憶装置（ＭＳ装置）がアクセ
スされ、そのアクセス結果がアクセス元に戻される。ア
クセスしたアドレスが自系の主記憶装置（ＭＳ装置）の
アドレス範囲内でなく、かつシステムに割り当てられた
アドレス空間内のアドレスの場合は、他系の主記憶装置
（ＭＳ装置）が自系のバス結合装置（ＥＸ）と他系のバ
ス結合装置（ＥＸ）とを介してアクセスされ、そのアク
セス結果が上記の他系のバス結合装置（ＥＸ）と自系の
バス結合装置（ＥＸ）とを介してアクセス元に戻され
る。

【００２１】さらに、前述のような手段を備えているた
め、系内のＩＰから同じ系内のＭＳ装置に当てたライト
アクセスに対してＥＸ内のタグ記憶を検索し、系外のＩ
ＰのＢＳがコピ−を保持していると判定された場合、コ
ピーのコヒーレンシーを保つためにそのライトアクセス
を系間接続信号線に転送し、これを受信した各ＥＸはＥ
Ｘ内のタグ記憶を検索し、系内のＩＰのＢＳがコピ−を
保持していると判定された場合、そのライトアクセスを
個別バス上に転送し、該当するＩＰがＢＳをチェックす
る事が出来る。また、保持していないと判定された場
合、ＥＸはそのライトアクセスを系外に送りＢＳをチェ
ックする必要はないので、そのライトアクセスの転送を
破棄することが出来る。

【００２２】さらにロック機構に関して前述のような手
段を備えているため、ロック付きメモリアクセスが拡張
バスでぶつかった場合、例えば、系０のＩＰが系１のＭ
Ｓ装置にロックつきメモリアクセスを出し、同時に系１
のＩＰが系０のＭＳ装置にロックつきメモリアクセスを
出すような場合にも、拡張バスのバス権を得たほうのア
クセスはバス結合装置から個別バスのバス使用権を採る
ことができるのでデッドロックを回避することが出来
る。また、本発明の実施例では系外ロック状態で系内の
バス結合装置が個別バス上にロック付きメモリアクセス
を送出した場合、ロック状態ビットを２重ロック状態に
セットし、系内のバス結合装置以外の個別バス使用要求
を抑止することが記載されているが、この２重ロック状
態は必ずしも必須ではない。これは、系外ロック状態と
系内ロック状態の２つの状態の重なったものを２重ロッ
ク状態と呼んでいるだけで、２重ロック状態はバス結合
装置が個別バス上に出したロック付きメモリアクセスが
解除される迄の間、系内ロック元のバス結合装置以外の
バス使用をロックし、この系内ロック解除後が系外ロッ
ク状態だけの状態に戻ると考えることができる。このよ
うに考えて、実質上２重ロック状態と同じ状態を実現し
てもよい。

【００２３】前述のような手段を備えているため、命令
プロセッサ（ＩＰ）または、入出力装置（ＩＯＰ）が他
系主記憶へリ−ドリクエストを発行した場合、他系アド
レスアレイ中に該当するアドレスが存在すれば、ワ−ク
メモリからデ−タを読むことが可能となり、系間接続信
号を通じて他系主記憶へアクセスする場合に較べ高速に
他系主記憶にアクセスすることが可能となる。ここで、
他系主記憶のデ−タだけをワ−クメモリに設けた理由
は、他系主記憶へのアクセスは個別バス、拡張バスを複
数回利用するため、一度のバス利用で済む自系主記憶へ
のアクセスに較べ、著しくアクセスタイムが増大する
が、この部分にワ−クメモリの利用を限定することによ
り性能改善の効果をより大きくするためである。ワ−ク
メモリの利用により自系主記憶へのリードアクセスタイ
ムと他系主記憶へのリードアクセスタイムの格差は改善
される。ライトリクエストを発行した場合には、リクエ
ストの終了を未確認の状態で、次のライトのリクエスト
の発行（おいてきぼりライト）を行うため、リクエスト
のレスポンスタイムには影響しない。

【００２４】なお、ライトリクエストが発行された場合
の方式には、（１）ワ−クメモリと他系主記憶へ共に書
き込む方式、（２）ワ−クメモリにだけライトし主記憶
へは書き込まない方式、の二つの方式がある。

【００２５】（１）ワ−クメモリと他系主記憶へ共に書
き込む方式の場合には、特に問題はなく、ワ−クメモリ
と他系主記憶へ共に書き込みを行えばよい。

【００２６】（２）ワ−クメモリにだけライトし主記憶
へは書き込まない方式の場合には、ワ−クメモリと主記
憶との間に一致制御が必要となるが、従来からよく知ら
れたキャッシュの一致制御と同様の方式を用いればよ
く、本発明に影響を与えるものではない。

【００２７】

【実施例】次に図面を参照して本発明の実施例について
説明する。

【００２８】〈第１実施例〉図１ａ及び図１ｂは本発明
の第１実施例のブロック構成図である。このデ−タ処理
システムは複数のデ−タ処理装置の系から構成され、そ
れぞれの系内には１つ以上の命令プロセッサ（ＩＰ）又
は１つ以上の入出力装置（ＩＯＰ）と１つ以上の主記憶
装置（ＭＳ装置）を備え、さらにこのデ−タ処理システ
ムは１つ以上のサ−ビスプロセッサ（ＳＶＰ）を備えて
いる。

【００２９】本実施例ではデ−タ処理システムは４つの
デ−タ処理装置の系（Ｋ０，Ｋ１，Ｋ２，Ｋ３）から構
成され、系Ｋ０内に命令プロセッサＩＰ００，ＩＰ０
１、主記憶装置ＭＳ０、入出力装置ＩＯＰ００，ＩＯＰ
０１、バス結合装置ＥＸ０を備え、個別バスＲＢＵＳ０
で接続している。同じく系Ｋ１内には命令プロセッサＩ
Ｐ１０，ＩＰ１１、主記憶装置ＭＳ１、入出力装置ＩＯ
Ｐ１０，ＩＯＰ１１、バス結合装置ＥＸ１を備え、個別
バスＲＢＵＳ１で接続している。系Ｋ０〜３は拡張バス
ＥＢＵＳで接続されている。サ−ビスプロセッサＳＶＰ
は４つの系（Ｋ０，Ｋ１，Ｋ２，Ｋ３）へのパスを備え
ている。ＩＰとＩＯＰ間等の装置間通信を行うためにＩ
ＰやＩＯＰ間はプロセッサバスＰＢＵＳで接続されてい
る。主記憶装置ＭＳ０は個別バスＲＢＵＳ０のバスア−
ビタ２０１とＲＢＵＳ制御回路２１０とアドレス判定回
路２２０とメモリ回路２５０を備え、バス結合装置ＥＸ
０はＲＢＵＳ制御回路３１０とＥＢＵＳ制御回路３２０
とアドレス判定回路３３０と系番号判定回路３５０を備
えている。

【００３０】図２ａ乃至図２ｄはデ−タ処理システムの
アドレス空間と各系に割当てられたアドレス空間の関係
を示す図である。デ−タ処理システムのアドレスは絶対
アドレスでアドレス付けされており、各系の主記憶装置
は割当てられた一部の領域を実現している。ここで絶対
アドレスは必要な動的アドレス変換及びプレフィクシン
グを行った後のプロセッサアドレスである。ここでは４
つの例を挙げているが、まず図２ａに基づいて本発明の
一実施例を説明する。なお、図２ｂ、図２ｃ、図２ｄに
ついては後述する。

【００３１】デ−タ処理システムのアドレス空間はメモ
リ番地０からメモリ番地ＳＹＳまでであるが、系０〜３
はこれを分割してサポ−トしている。この例では図中Ｍ
ＡＸとＭＩＮは各系のアドレス空間の範囲を示す絶対ア
ドレスであり、各系はアドレス空間の内ＭＩＮ以上ＭＡ
Ｘ未満の部分をサポ−トしている。系０のＭＡＸと系１
のＭＩＮ、系１のＭＡＸと系２のＭＩＮ、系２のＭＡＸ
と系３のＭＩＮは連続しており、系３のＭＡＸとＳＹＳ
は等しい。これにより各系が分割してデ−タ処理装置の
アドレス空間をサポ−トしている。このＭＡＸとＭＩＮ
の情報は各系内のアドレス判定回路内のアドレス範囲レ
ジスタに保持されている。

【００３２】図３ａ及び図３ｂは、図１ａ及び図１ｂに
示した系をなすデ−タ処理装置の個別バスの構成図を示
し、図３ｃはコマンドフォーマットを示している。図３
ａ及び図３ｂは命令プロセッサＩＰ００，バス結合装置
ＥＸ０，主記憶装置ＭＳ０と個別バスＲＢＵＳ０の関係
を示している。命令プロセッサＩＰ００とバス結合装置
ＥＸ０と主記憶装置ＭＳ０は個別バスＲＢＵＳ０で結合
されている。個別バスＲＢＵＳ０はアドレスバスＡＢＵ
Ｓ、デ−タバスＤＢＵＳ、およびアクセス種別等制御情
報を示す制御バスＣＢＵＳから構成されており、バス権
の授受は主記憶装置ＭＳ０内のバスア−ビタ２０１が行
う。命令プロセッサＩＰ００は命令制御回路１２０と演
算制御回路１３０とＲＢＵＳ制御回路１００を備えてい
る。命令制御回路１２０は他ＩＰ，ＩＯＰ間の通信をサ
ポ−トするプロセッサバスＰＢＵＳの制御もしている。
このプロセッサバスＰＢＵＳについては発明協会公開技
報Ｖｏｌ．１２−３９公技番号８７−１１１６２に
示されている。ＲＢＵＳ制御回路１００は送信制御回路
１０１と受信制御回路１０２と系番号装置番号保持回路
１０３を備えている。

【００３３】図３ｃは、図１ａ、図１ｂのデ−タ処理シ
ステムにおける同一系内ＭＳ装置又は系間にまたがるＭ
Ｓ装置に対してアクセスを行うときのコマンドフォ−マ
ットを示している。コマンドフォ−マットは個別バス及
び拡張バス上で共通である。コマンドフォ−マットはア
ドレスバスＡＢＵＳ、デ−タバスＤＢＵＳ、制御バスＣ
ＢＵＳから構成される。アドレスバスＡＢＵＳにはＭＳ
アドレスが、デ−タバスＤＢＵＳにはリ−ド，ライトの
デ−タが、制御バスＣＢＵＳにはアクセスの制御情報が
乗る。制御バスＣＢＵＳはリクエスト元の系番号と装置
番号を示すＲＥＮ部、リ−ド，ライトの要求送信又は結
果の返信を示すＦＵＮＣ部、結果返信時にエラ−の有無
を示すエラ−通知部からなる。アドレスバスＡＢＵＳに
乗っているＭＳアドレスにはデ−タ処理システム全体で
ユニ−クなアドレスである絶対アドレスを用いる。個
別バスの動作を命令プロセッサＩＰ０が主記憶装置ＭＳ
０内のメモリにリ−ド，ライトする場合を例にとって述
べる。最初に、メモリリードの場合を説明する。

【００３４】命令制御回路１２０内に命令フェッチ要求
が発生すると命令制御回路１２０はアドレス信号１１３
およびアクセス種別信号１１１（ＦＵＮＣフィ−ルド）
を送信制御回路１０１に転送する。送信制御回路１０１
は系番号装置番号保持回路１０３からの系番号装置番号
信号１１４（ＲＥＮフィ−ルド）とアクセス種別信号１
１１をマ−ジしてＣＢＵＳのコマンドフォ−マットを生
成し、同時にバスア−ビタ２０１に対しバス権要求信号
１１０ｒを送る。バスア−ビタ２０１はバス権要求を受
付けるか否かを判定し、受付るとバス権受付信号１１０
ａを送信制御回路１０１に送る。送信制御回路１０１は
これを受け、アドレスバスＡＢＵＳ、および制御バスＣ
ＢＵＳにアクセス情報を送出し、主記憶装置ＭＳ０のＲ
ＢＵＳ制御回路２１０はこれを受信し、アドレス判定回
路２２０の判定結果に基づき、主記憶装置ＭＳ０に割当
てられたアドレス範囲であればメモリ回路２５０を起動
する。

【００３５】次に、結果の送信について述べる。メモリ
アクセスが完了するとアクセス結果は主記憶装置ＭＳ０
のＲＢＵＳ制御回路２１０に保持される。ＲＢＵＳ制御
回路２１０はバスア−ビタ２０１に対しバス権要求信号
２１０ｒを送る。バスア−ビタ２０１はバス権要求を受
付けるか否か判定し、受付るとバス権受付信号２１０ａ
をＲＢＵＳ制御回路２１０に送る。ＲＢＵＳ制御回路２
１０はこれを受け、デ−タバスＤＢＵＳにリ−ドデ−タ
を、制御バスＣＢＵＳに結果の転送動作を示すＦＵＮＣ
フィ−ルドとエラ−の有無を示す情報とアクセス元の系
番号装置番号を示すＲＥＮフィ−ルドを送信する。命令
プロセッサＩＰ０の受信制御回路１０２はこれを受け、
系番号装置番号保持回路１０３からの系番号装置番号信
号１１４（ＲＥＮフィ−ルド）と制御バスＣＢＵＳ上の
ＲＥＮフィ−ルドの一致を確認して受信動作を行う。す
なわちアクセス種別信号１１１（ＦＵＮＣフィ−ルド）
とデ−タ信号１１２（フェッチ命令）を命令制御回路１
２０に送り、命令制御回路１２０はこれを受信する。

【００３６】次に、メモリライトの場合を説明する。メ
モリリ−ドと基本的には同じ動作であるが、メモリライ
トの場合は命令プロセッサＩＰ０の演算制御回路１３０
からライトデ−タがデ−タ信号１１２に送出され、これ
を受け送信制御回路１０１はデ−タバスＤＢＵＳおよび
アドレスバスＡＢＵＳ、制御バスＣＢＵＳにアクセス情
報を送出する。アクセス結果の送信は制御バスＣＢＵＳ
で行う。ＲＢＵＳ制御回路２１０が制御バスＣＢＵＳに
結果の転送動作を示すＦＵＮＣフィ−ルドとエラ−の有
無を示す情報とアクセス元から受信したＲＥＮフィ−ル
ドを送信する。その他の動作はメモリリ−ドと同様であ
る。

【００３７】以上、個別バスの動作を説明した。拡張バ
スの動作も同様に行われる。

【００３８】また、アクセス要求・結果は個別バス，拡
張バスの各バス上を個別に伝搬する。例えばＩＰ００が
ＭＳ１にアクセスする場合を例にとると、アクセスはＲ
ＢＵＳ０，ＥＢＵＳ，ＲＢＵＳ１のバス権を順次確保
し、ＭＳ１に到達する。この場合アクセスがＥＢＵＳの
バス権を確保しているとき、このアクセスはＲＢＵＳ０
のバス権を放棄しており、別のアクセスがＲＢＵＳ０を
使用することが可能である。ＩＰ又はＩＯＰがＭＳ装置
にアクセスを行う場合を、（１）自系に属するＭＳ装置
に当てたアクセスの場合、（２）他系に属するＭＳ装置
に当てたアクセスの場合、（３）どの系のＭＳ装置にも
属さないアクセスの場合（プログラムが誤ってアクセス
した場合）に分けて示す。

【００３９】（１）自系に属するＭＳ装置に当てたアク
セスの場合命令プロセッサＩＰ００が主記憶装置ＭＳ０に当てたア
クセスを行う場合を説明する。命令プロセッサＩＰ００
はバスア−ビタ２０１にアクセス要求を送信し、受け付
けられると個別バスＲＢＵＳ０にアクセスを送出する。
このアクセスに対し主記憶装置ＭＳ０、バス結合装置Ｅ
Ｘ０は独立に判定を行う。主記憶装置ＭＳ０の動作につ
いて述べる。

【００４０】まず、主記憶装置ＭＳ０の構成を図４ａ及
び図４ｂに示す。主記憶装置ＭＳ０はバスア−ビタ２０
１とＲＢＵＳ制御回路２１０とアドレス判定回路２２０
とメモリアクセス起動回路２４０及びメモリ回路２５０
から構成される。ＲＢＵＳ制御回路２１０は受信制御回
路２１１と送信制御回路２１２とバス権要求回路２１４
と送信フォ−マット生成回路２１３から構成される。

【００４１】受信制御回路２１１が個別バスＲＢＵＳ０
上のアクセスを受信すると、アドレス判定回路２２０は
アドレス信号線２１６に送出された絶対アドレスに対
し、自系に割り振られた領域内か否か、またシステムの
アドレス空間内か否かを判定する。ここでは自系に属す
るＭＳ装置に当てたアクセスの場合であるので、アドレ
ス範囲信号２２１が１になり、アドレス範囲エラ−信号
２２２（システムのアドレス空間外のときに“１”、シ
ステムのアドレス空間内のとき“０”になる）は０にな
る。メモリアクセス起動回路２４０は制御信号線２１８
上のＦＵＮＣフィ−ルドとアドレス範囲信号２２１を受
信し、スタ−ト信号２４１をメモリ回路２５０に送る。
これを受け、メモリ回路２５０はアドレス信号線２１
６、デ−タ信号線２１７、制御信号線２１８の情報に基
づいて、メモリのリ−ド，ライトを行う。

【００４２】送信フォ−マット生成回路２１３は制御信
号線２１８のＦＵＮＣ，ＲＥＮフィ−ルドの情報とアド
レス範囲エラ−信号２２２に基づきＣＢＵＳのコマンド
フォ−マットを生成し、信号線２１５で送信制御回路２
１２に送る。ここでＦＵＮＣフィ−ルドの情報は結果の
転送を示すコ−ドに変換される。

【００４３】リ−ド，ライトが完了するとエンド信号２
５１を送信し、これを受けバス権要求回路２１４はバス
権要求信号２１０ｒをバスア−ビタ２０１に送る。バス
ア−ビタ２０１はバス権を受付を判定し、受付けるとバ
ス権受付信号２１０ａを送信制御回路２１２に送る。送
信制御回路２１２はこれを受け、制御バスＣＢＵＳ０に
結果の転送動作情報を、リ−ドの場合はさらにデ−タバ
スＤＢＵＳ０にリ−ドデ−タを送出する。

【００４４】次にバス結合装置ＥＸ０の動作について述
べる。

【００４５】バス結合装置ＥＸ０の構成を図５ａ及び図
５ｂに示す。バス結合装置ＥＸ０はＲＢＵＳ制御回路３
１０とＥＢＵＳ制御回路３２０とアドレス判定回路３３
０と系番号判定回路３５０から構成される。ＲＢＵＳ制
御回路３１０は受信制御回路３１２と送信制御回路３１
１とバス権要求回路３１３から構成される。ＥＢＵＳ制
御回路３２０は受信制御回路３２２と送信制御回路３２
１とバス権要求回路３２３から構成される。

【００４６】受信制御回路３２２が個別バスＲＢＵＳ０
上のアクセス要求を受信すると、アドレス判定回路３３
０はアドレス信号線３２４に送出された絶対アドレスに
対し、自系に割り振られた領域内か否かを判定する。同
時に送信制御回路３２１は受信制御回路３２２からアク
セス情報を受け取る。ここでは自系に属するＭＳ装置に
当てたアクセスの場合であるので、系外アドレス範囲信
号３３２は０になる。このためバス権要求回路３２３は
バス権要求信号３２０ｒをバスア−ビタＢＡに送らず、
送信制御回路３２１内のアクセスは破棄される。アクセ
ス結果の転送は個別バスの動作のところで説明した。

【００４７】（２）他系に属するＭＳ装置に当てたアク
セスの場合命令プロセッサＩＰ００が主記憶装置ＭＳ１に当てたア
クセスを行う場合を説明する。命令プロセッサＩＰ００
がまず個別バスＲＢＵＳ０にアクセス要求を送出する。
このアクセスに対し主記憶装置ＭＳ０、バス結合装置Ｅ
Ｘ０は独立に判定を行う。ＭＳ０において、受信制御回
路２１１が個別バスＲＢＵＳ０上のアクセス要求を受信
すると、アドレス判定回路２２０はアドレス信号線２１
６に送出された絶対アドレスに対し、自系に割り振られ
た領域内か否か、またシステムのアドレス空間内か否か
を判定する。ここでは他系に属するＭＳ装置に当てたア
クセスの場合であるので、アドレス範囲信号２２１が０
になり、アドレス範囲エラ−信号２２２も０になる。メ
モリアクセス起動回路２４０はスタ−ト信号２４１をメ
モリ回路２５０に送らず、受信制御回路２１１内のアク
セスは破棄される。

【００４８】次にバス結合装置ＥＸ０の動作について述
べる。ＥＢＵＳ制御回路３２０の受信制御回路３２２が
個別バスＲＢＵＳ０上のアクセス要求を受信すると、ア
ドレス判定回路３３０はアドレス信号線３２４に送出さ
れた絶対アドレスに対し、自系に割り振られた領域内か
否かを判定する。同時に送信制御回路３２１は受信制御
回路３２２から共通バスＥＢＵＳへの送信情報を受け取
る。ここでは他系に属するＭＳ装置に当てたアクセスの
場合であるので、系外アドレス範囲信号３３２は１にな
る。このためバス権要求回路３２３はバス権要求信号３
２０ｒをバスア−ビタＢＡに送り、バスア−ビタＢＡは
バス権を受付を判定し、受付けるとバス権受付信号３２
０ａを送信制御回路３２１に送る。送信制御回路３２１
はこれを受け、アドレスバスＡＢＵＳｅ、制御バスＣＢ
ＵＳｅにアクセス情報を、ライトの場合はさらにデ−タ
バスＤＢＵＳｅにライトデ−タを送出する。

【００４９】この拡張バスＥＢＵＳ上のアクセスに対し
系Ｋ１〜３のバス結合装置ＥＸ１〜３は独立に判定を行
う。主記憶装置ＭＳ１に当てたアクセス要求の場合、バ
ス結合装置ＥＸ１がアクセスを受信し、バス結合装置Ｅ
Ｘ２〜３はアクセスを破棄する。ここではバス結合装置
ＥＸ１をバス結合装置ＥＸ０に置き換え図５ａ、図５ｂ
で説明することにする。

【００５０】ＲＢＵＳ制御回路３１０の受信制御回路３
１２が拡張バスＥＢＵＳ上のアクセスを受信すると、ア
ドレス判定回路３３０はアドレス信号線３１４に送出さ
れた絶対アドレスに対し、自系に割り振られた領域内か
否かを判定する。同時に送信制御回路３１１は受信制御
回路３１２からアクセス情報を受け取る。ここでは自系
に属するＭＳ装置に当てたアクセスの場合であるので、
系内アドレス範囲信号３３１は１になる。このためバス
権要求回路３１３はバス権要求信号３１０ｒをバスア−
ビタ２０１に送り、バスア−ビタ２０１はバス権の受付
を判定し、受付けるとバス権受付信号３１０ａを送信制
御回路３２１に送る。送信制御回路３１１はこれを受
け、アドレスバスＡＢＵＳ０、制御バスＣＢＵＳ０にア
クセス情報を、ライトの場合はさらにデ−タバスＤＢＵ
Ｓ０にライトデ−タを送出する。

【００５１】以上バス結合装置ＥＸ１の動作をバス結合
装置ＥＸ０に置き換え図５ａ、図５ｂで説明した。バス
結合装置ＥＸ２〜３がアクセスを破棄する動作も同様に
説明される。この場合系内アドレス範囲信号３３１は０
になる。このためバス権要求回路３１３はバス権要求信
号３１０ｒをバスア−ビタ２０１に送らず、アクセスは
破棄される。アクセスを受信したバス結合装置ＥＸ１が
ＭＳ１にアクセスを転送する手順は前述の（１）の場合
と同様である。以上、命令プロセッサＩＰ００が主記憶
装置ＭＳ１に当てたアクセスを行う場合を説明した。

【００５２】次に、主記憶装置ＭＳ１でアクセスが完了
して、命令プロセッサＩＰ００に当ててアクセス結果を
転送する場合（アクセス結果の転送は制御バスＣＢＵＳ
のＲＥＮ部の情報に基づいてバス結合装置ＥＸ１、バス
結合装置ＥＸ０を経由して命令プロセッサＩＰ００まで
転送される）を説明する。

【００５３】まず、主記憶装置ＭＳ１は前述の（１）の
場合と同様に制御バスＣＢＵＳ１にアクセス結果の転送
動作制御情報を、リードの場合はさらにデータバスＤＢ
ＵＳ１にリードデータを送出する。前述の様に、個別バ
スＲＢＵＳ１上の命令プロセッサＩＰ１０、ＩＰ１１、
入出力プロセッサＩＯＰ１０、ＩＯＰ１１およびバス結
合装置ＥＸ１の受信制御回路はこれを受け、制御バスＣ
ＢＵＳ上のＲＥＮフィールドと系番号装置番号保持回路
からの系番号装置番号信号（ＲＥＮフィールド）の一致
を確認して受信動作を行う。この場合、バス結合装置Ｅ
Ｘ１がアクセス結果を受信する。

【００５４】次に、バス結合装置ＥＸ１が個別バスＲＢ
ＵＳ１上のアクセス結果を受信し、拡張バスＥＢＵＳに
送信する動作を、再びバス結合装置ＥＸ１をバス結合装
置ＥＸ０に置き換え、図５ａ、図５ｂで説明する。ＥＢ
ＵＳ制御回路３２０の受信制御回路３２２が個別バスＲ
ＢＵＳ１（図上はＲＢＵＳ０）上のアクセス結果を受信
すると、受信制御回路３２２は信号線３２４、３２５、
３２６にそれぞれアドレスバスＡＢＵＳ１、データバス
ＤＢＵＳ１、制御バスＣＢＵＳ１（図上はＡＢＵＳ０、
ＤＢＵＳ０、ＣＢＵＳ０）で送られてきたアクセス結果
を送信する。

【００５５】系番号判定回路３５０はＦＵＮＣフィール
ドがアクセス結果の転送動作を示しており、ＲＥＮフィ
ールドの系番号が系０を示している信号線３２６を受信
し、これと系番号判定回路３５０内の系番号保持回路の
情報（系１を示す）とを比較し、比較結果を他系系番号
信号３５２に送信する（アクセス結果を転送する場合に
は、メモリアドレスは送られてこないのでアドレス判定
回路は動作しない）。この場合、他系系番号信号３５２
は‘１’になる。バス権要求回路３２３はこの他系系番
号信号３５２と信号線３２６のＦＵＮＣフィールドを受
信し、拡張バスＥＢＵＳに結果の転送動作情報を送信す
るためのバス権要求信号３２０ｒを送出する。これに対
するバス権受付信号３２０ａを受信すると送信制御回路
３２１は拡張バスＥＢＵＳにアクセス結果を送信する。

【００５６】次に、拡張バスＥＢＵＳ上のアクセス結果
の転送に対し系Ｋ０，２，３のバス結合装置ＥＸ０，
２，３は独立に判定を行う。命令プロセッサＩＰ００が
発行したアクセスの場合、ＲＥＮフィ−ルドの系番号が
系０を示しているので、バス結合装置ＥＸ０がアクセス
結果の転送を受信し、バス結合装置ＥＸ２〜３は破棄す
る。このバス結合装置ＥＸ０の動作を図５ａ、図５ｂで
説明する。

【００５７】ＲＢＵＳ制御回路３１０の受信制御回路３
１２が拡張バスＥＢＵＳ上のアクセスを受信すると、系
番号判定回路３５０は信号線３１６のＦＵＮＣフィ−ル
ドが結果の転送動作を示しており、ＲＥＮフィ−ルドの
系番号が系０を示しているので、自系系番号信号３５１
を‘１’にする。同時に送信制御回路３１１は受信制御
回路３１２からアクセス結果を受け取る。バス権要求回
路３１３は自系系番号信号３５１と信号線３１６のＦＵ
ＮＣフィ−ルドを受信し、バス権要求信号３１０ｒをバ
スア−ビタ２０１に送り、バスア−ビタ２０１はバス権
の受付を判定し、受付けるとバス権受付信号３１０ａを
送信制御回路３１１に送る。送信制御回路３１１はこれ
を受け、個別バスＲＢＵＳ０にアクセス結果を送出す
る。個別バスＲＢＵＳ０上の結果の転送動作情報は系番
号の一致を確認し命令プロセッサＩＰ００が受信する。
以上、主記憶装置ＭＳ１が命令プロセッサＩＰ００に当
ててアクセスの結果を転送する場合を説明した。

【００５８】（３）どの系のＭＳ装置にも属さないアク
セスの場合主記憶装置ＭＳ０の動作について述べる。受信制御回路
２１１が個別バスＲＢＵＳ０上のアクセス要求を受信す
ると、アドレス判定回路２２０はアドレス信号線２１６
に送出された絶対アドレスに対し、自系に割り振られた
領域内か否か、またシステムのアドレス空間内か否かを
判定する。ここではどの系のＭＳ装置にも属さないアク
セスの場合であるので、アドレス範囲信号２２１は０に
なり、アドレス範囲エラ−信号２２２が１になる。メモ
リアクセス起動回路２４０は制御信号線２１８上のＦＵ
ＮＣフィ−ルドを受信しているが、アドレス範囲信号２
２１が０なので、メモリ回路２５０にスタ−ト信号２４
１は送らない。従ってメモリ回路２５０はメモリのリ−
ド，ライト動作を行わない。

【００５９】送信フォ−マット生成回路２１３は制御信
号線２１８のＦＵＮＣ，ＲＥＮフィ−ルドの情報とアド
レス範囲エラ−信号２２２に基づきＣＢＵＳのコマンド
フォ−マットを生成し、信号線２１５で送信制御回路１
０１に送る。ここでＦＵＮＣフィ−ルドの情報は結果の
転送を示すコ−ドに変換され、エラ−通知フィ−ルドは
アドレス範囲エラ−を示すコ−ドになる。バス権要求回
路２１４はアドレス範囲エラ−信号２２２を受けバス権
要求信号２１０ｒをバスア−ビタ２０１に送る。バスア
−ビタ２０１はバス権の受付を判定し、受付けるとバス
権受付信号２１０ａを送信制御回路２１２に送る。送信
制御回路２１２はこれを受け、制御バスＣＢＵＳ０にア
クセス結果を送出する。アクセス元はこれを受信し、プ
ログラムがアドレス範囲例外を発生したことを知る。

【００６０】次にバス結合装置ＥＸ０の動作について述
べる。ＥＢＵＳ制御回路３２０の受信制御回路３２２が
個別バスＲＢＵＳ０上のアクセス要求を受信すると、ア
ドレス判定回路３３０はアドレス信号線３２４に送出さ
れた絶対アドレスに対し、自系に割り振られた領域内か
否かを判定する。同時に送信制御回路３２１は受信制御
回路３２２から共通バスＥＢＵＳへの送信情報を受け取
る。ここではどの系のＭＳ装置にも属さないアクセスの
場合であるので、系外アドレス範囲信号３３２は１にな
る。このためバス権要求回路３２３はバス権要求信号３
２０ｒをバスア−ビタＢＡに送り、バスア−ビタＢＡは
バス権の受付を判定し、受付けるとバス権受付信号３２
０ａを送信制御回路３２１に送る。送信制御回路３２１
はこれを受け、拡張バスＥＢＵＳへアクセス情報を送出
する。この拡張バスＥＢＵＳ上のアクセス要求に対し系
Ｋ１〜３のバス結合装置ＥＸ１〜３は独立に判定を行
う。どの系のＭＳ装置にも属さないアクセス要求の場
合、バス結合装置ＥＸ１〜３はアクセス要求を破棄す
る。

【００６１】別の構成としてＥＸ内のアドレス判定回路
３３０内にもシステムのアドレス範囲か否かを判定する
判定回路を備える場合も考えられる。この場合アドレス
判定回路３３０はアドレス信号線３２４に送出された絶
対アドレスに対しアドレス範囲エラ−か否かを判定し、
アドレス範囲エラ−の場合、バス権要求回路３２３はバ
ス権要求信号３１０ｒをバスア−ビタＢＡに送らず、送
信制御回路３２１内のアクセス要求は破棄される。

【００６２】以上、ＩＰまたはＩＯＰがＭＳ装置にアク
セスを行う動作を述べた。次に図６，図７で主記憶装置
ＭＳ０内のアドレス判定回路２２０、バス結合回路ＥＸ
０内のアドレス判定回路３３０について説明する。主記
憶装置ＭＳ０内のアドレス判定回路２２０（図６）は、
アドレス範囲レジスタ（ＭＡＸ）２３３、アドレス範囲
レジスタ（ＭＩＮ）２３２、システムアドレス範囲レジ
スタ（ＳＹＳ）２３１、および比較機２３４，２３５，
２３６、ＡＮＤ回路２２７を備えている。アドレス範囲
レジスタ（ＭＡＸ）２３３、アドレス範囲レジスタ（Ｍ
ＩＮ）２３２内の値は図２ａの系０に示すＭＡＸ，ＭＩ
Ｎの値、システムアドレス範囲レジスタ（ＳＹＳ）２３
１内の値は図２ａのシステムのアドレス空間に示すＳＹ
Ｓの値である。

【００６３】アドレス判定回路２２０はアドレス信号線
２１６に送出された絶対アドレスに対し、自系に割り振
られた領域内か否か、またシステムのアドレス空間内か
否かを判定する。比較機２３５，２３６はそれぞれアド
レス信号線２１６に送出された絶対アドレスに対し、ア
ドレス範囲レジスタ（ＭＩＮ）２３２内の値以上ならば
信号線２２３に１を送信し、アドレス範囲レジスタ（Ｍ
ＡＸ）２３３の値未満ならば信号線２２４に１を送信す
る。信号線２２３，２２４が共に１の場合（系０のアド
レス範囲に入っている場合）、ＡＮＤ回路２２７はアド
レス範囲信号２２１に１を送信する。信号線２２３また
は２２４が０の場合（系０のアドレス範囲に入っていな
い場合）には、ＡＮＤ回路２２７はアドレス範囲信号２
２１に０を送信する。比較機２３４はアドレス信号線２
１６に送出された絶対アドレスに対し、システムアドレ
ス範囲レジスタ（ＳＹＳ）２３１内の値以下ならば（シ
ステムのアドレス範囲内ならば）アドレス範囲エラ−信
号２２２に０を、以上ならば（システムのアドレス範囲
外ならば）アドレス範囲エラ−信号２２２に１を送信す
る。

【００６４】次に、バス結合回路ＥＸ０内のアドレス判
定回路３３０について図７で説明する。バス結合回路Ｅ
Ｘ０内のアドレス判定回路３３０はアドレス範囲レジス
タ（ＭＡＸ）３４３、アドレス範囲レジスタ（ＭＩＮ）
３４２、及び比較機３４４，３４５，３４６，３４７、
ＡＮＤ回路３４８，ＮＡＮＤ回路３４９を備えている。
アドレス範囲レジスタ（ＭＡＸ）３４３、アドレス範囲
レジスタ（ＭＩＮ）３４２内の値は図２ａの系０に示す
ＭＡＸ，ＭＩＮの値である。

【００６５】アドレス判定回路３３０はアドレス信号線
３１４，３２４に送出された絶対アドレスに対し、自系
に割り振られた領域内か否かを判定する。ＲＢＵＳ制御
回路３１０内の受信制御回路３１２からアドレス信号線
３１４に送出された絶対アドレスに対し、比較機３４
４，３４５はそれぞれアドレス範囲レジスタ（ＭＩＮ）
３４２内の値以上ならば信号線３３３に１を、アドレス
範囲レジスタ（ＭＡＸ）３４３の値未満ならば信号線３
３４に１を送信する。信号線３３３，３３４が共に１の
場合（系０のアドレス範囲に入っている場合）、ＡＮＤ
回路３４８は系内アドレス範囲信号３３１に１を送信す
る。信号線３３３または３３４が０の場合（系０のアド
レス範囲に入っていない場合）、ＡＮＤ回路３４８は系
内アドレス範囲信号３３１に０を送信する。

【００６６】同様に、ＥＢＵＳ制御回路３２０内の受信
制御回路３２２からアドレス信号線３２４に送出された
絶対アドレスに対し、比較機３４６，３４７はそれぞれ
アドレス範囲レジスタ（ＭＩＮ）３４２内の値以上なら
ば信号線３３５に１を、アドレス範囲レジスタ（ＭＡ
Ｘ）３４３の値未満ならば信号線３３６に１を送信す
る。信号線３３５，３３６が共に１の場合（系０のアド
レス範囲に入っている場合）、ＮＡＮＤ回路３４９は系
外アドレス範囲信号３３２に０を送信する。信号線３３
５または３３６が０の場合（系０のアドレス範囲に入っ
ていない場合）、ＮＡＮＤ回路３４９は系外アドレス範
囲信号３３２に１を送信する。判定回路を２系統備えた
ことにより個別バスＲＢＵＳから拡張バスＲＢＵＳへの
転送と拡張バスＲＢＵＳから個別バスＲＢＵＳへの転送
を並行して動作させることが可能になる。以上、第６，
７図の主記憶装置ＭＳ０内のアドレス判定回路２２０、
バス結合回路ＥＸ０内のアドレス判定回路３３０の構成
および動作について説明した。本発明の主記憶装置ＭＳ
０内のアドレス判定回路２２０、バス結合回路ＥＸ０内
のアドレス判定回路３３０は別の構成にすると、システ
ムのアドレス空間と各系に割り当てられた領域の関係が
変わってくる。別の構成について次に２つの例を説明す
る。

【００６７】まず、第１の別の構成例では、図２ｂにシ
ステムのアドレス空間と各系に割り当てられた領域の関
係を示す。システムのアドレス空間をＭＳのペ−ジ単位
（例えば４ｋバイトを単位とする）毎に系を切り替える
インタリ−ブ構成になっている。インタリ−ブ構成にす
ることにより、各系に平均的にメモリアクセスの負荷が
発生し、メモリネックが生じにくくなる利点がある。こ
の構成例でもアドレス範囲レジスタを用いている。

【００６８】図８ａは図４のＭＳ装置ＭＳ０のアドレス
判定回路２２０の、図９は図５のＥＸのアドレス判定回
路３３０の、図２ｂに対応するブロック構成図である。
図８ａのアドレス判定回路２２０はアドレス範囲レジス
タ２６１とシステムアドレス範囲レジスタ２３１と比較
回路２３４と一致検出回路２６２から構成される。

【００６９】図９のアドレス判定回路３３０は系内アド
レス範囲レジスタ３６１と一致検出回路３６２と不一致
検出回路３６３から構成される。アドレス範囲レジスタ
２６１，３６１には図８ｂに示す情報が保持されてい
る。この情報に基づきシステムのアドレス空間を各系が
分割してサポ−トしている。図８ｂの例ではペ−ジ境界
の上位２ビットの値に基づき、システムのアドレス空間
を各系が分割してサポ−トしている。系０では、システ
ムのアドレス空間の内、上記２ビットが００の部分をサ
ポ−トしている。系１，２，３では０１，１０，１１の
部分のアドレス空間をサポ−トしている。アドレス範囲
レジスタ内の情報の示すアドレスの下位、上位側のｘｘ
ｘはＤｏ’ｎｔＣａｒｅを表す。一致検出回路２６２
はアドレス２１６とアドレス範囲レジスタ２６１の値を
比較してｘｘｘ以外の部分の一致を検出し、一致の場合
はアドレス範囲信号２２１を１にする。

【００７０】同様に、一致検出回路３６２と不一致検出
回路３６３はアドレス範囲レジスタ３６１のｘｘｘ以外
の部分の一致、不一致を検出し、一致の場合には系内ア
ドレス範囲信号３３１を１に、不一致の場合には系外ア
ドレス範囲信号３３１を１にする。このアドレス範囲レ
ジスタで系を切り分ける方法は少ないハ−ドウエアで実
現できる利点がある。

【００７１】図２ｃは図２ｂのインタリ−ブ構成の場合
で、インタリ−ブの単位を大きくした例の、システムの
アドレス空間と各系に割り当てられた領域の関係図であ
る。図２ｃではシステムのアドレス空間を４分割し、Ｍ
Ｓの４分の１単位（例えばシステムのアドレス空間が２
５６Ｍバイトある場合には６４Ｍバイトを単位とする）
毎に系を切り替えるインタリ−ブ構成になっている。図
８ｃは図２ｃの場合の情報である。系０では、システム
のアドレス空間の内、アドレスの最上位ビット２ビット
が００の部分をサポ−トしている。系１，２，３では０
１，１０，１１の部分のアドレス空間をサポ−トしてい
る。

【００７２】次に第２の別の構成例について説明する。
図２ｄは第２の別の構成例の場合の、システムのアドレ
ス空間と各系に割り当てられた領域の関係図である。主
記憶構成テ−ブルを用いてシステムのアドレス空間を、
ＭＳの特定の単位（例えば４ｋバイトペ−ジ）毎に任意
に各系に割り当てることができる。図１０は図４のＭＳ
装置ＭＳ０のアドレス判定回路２２０の、図１１は図５
のＥＸのアドレス判定回路３３０の、図２ｄに対応する
ブロック構成図である。

【００７３】図１０のアドレス判定回路２２０は主記憶
構成テ−ブル２６７と系番号レジスタ２６５と一致検出
回路２７０から構成される。主記憶構成テ−ブル２６７
にはアドレスとアドレスが割り当てられた系番号との対
応を示す情報２６９およびシステムのアドレス範囲内か
否かを示すシステムアドレスビット２６８が保持されて
いる。この情報に基づき、システムのアドレス空間を図
２ｄに示す様に各系が分割してサポ−トしている。一致
検出回路２７０は系番号レジスタ２６５とアドレス２１
６に対応する主記憶構成テ−ブル２６７の値を比較し
て、一致の場合はアドレス範囲信号２２１を１にする。
またアドレス２１６に対応する主記憶構成テ−ブル２６
７のシステムアドレスビット２６８の値がアドレス範囲
エラ−信号２２２になる。

【００７４】同様に、図１１のアドレス判定回路３３０
は系番号レジスタ３６４と主記憶構成テ−ブル３６５，
３６６と一致検出回路３６７と不一致検出回路３６８か
ら構成され、主記憶構成テ−ブル３６５，３６６には情
報２６９と同じ内容が入っている。一致検出回路３６７
はアドレス３１４に対応する主記憶構成テ−ブル３６５
の値を比較して、一致の場合は系内アドレス範囲信号３
３１を１にする。不一致検出回路３６８はアドレス３２
４に対応する主記憶構成テ−ブル３６６の値を比較し
て、不一致の場合は系外アドレス範囲信号３３２を１に
する。以上、本発明の主記憶装置ＭＳ０内のアドレス判
定回路２２０、バス結合回路ＥＸ０内のアドレス判定回
路３３０の構成例について図６，７に基づいて、別の構
成例について図８ａ、８ｂ、８ｃ、９、１０、１１に基
づいて説明した。

【００７５】図１のデ−タ処理装置で、系が２つの場合
には別の構成例が有効である。次にこの構成例について
述べる。２つのバス結合装置間でアクセス要求・結果の
系間の転送を行う場合のバス結合装置間のアクセスの転
送を拡張バスＥＢＵＳではなく、単方向で相対する方向
の信号線２組を用いると、以下に述べる利点がある。信
号線のデ−タ幅は半分になるが双方向通信の頻度が高い
場合両方向の信号線が活性化され、スル−プットはさほ
ど低下しない。逆にバスア−ビトレ−ションを行うサイ
クルが省けるので、系間を渡るアクセスのアクセス時間
を短縮できる効果が大きい。このバス結合装置の構成例
を図１２に示す。基本的な機能および構成は図５とほぼ
同じである。バス結合装置は個別バスＲＢＵＳ上のアク
セスが系外へのアクセスである場合、他系のバス結合装
置へアクセス要求を転送し、系内へのアクセスである場
合、アクセス要求を破棄する。系が２つであるので、他
系のバス結合装置からのアクセス要求は必然的に自系へ
のアクセス要求となる。従って他系のバス結合装置から
のアクセス要求に対するアドレス判定、系判定は不要で
ある。この点が図５の場合とは異なっている。

【００７６】図１２ではバス結合装置ＥＸ０ｗについ
て、バス結合装置ＥＸ１ｗおよび個別バスＲＢＵＳ０と
のインタフェ−スを含めて示している。バス結合装置Ｅ
Ｘ０ｗはＲＢＵＳ制御回路３１０とＥＢＵＳ制御回路３
２０とアドレス判定回路３３０ｗと系番号判定回路３５
０ｗから構成される。ＲＢＵＳ制御回路３１０は受信制
御回路３１２ｗと送信制御回路３１１とバス権要求回路
３１３ｗから構成される。ＥＢＵＳ制御回路３２０は受
信制御回路３２２と送信制御回路３２１とパス送信指示
回路３２３ｗから構成される。

【００７７】バス結合装置ＥＸ１ｗとのインタフェ−ス
はバス結合装置ＥＸ０ｗからバス結合装置ＥＸ１ｗへの
信号線ＰＡＴＨ０１（すなはちアドレス信号線ＡＰＡＴ
Ｈ０１、デ−タ信号線ＤＰＡＴＨ０１、制御信号線ＣＰ
ＡＴＨ０１と転送抑止信号ＴＳＵＰ０１）と、バス結合
装置ＥＸ１ｗからバス結合装置ＥＸ０ｗへの信号線ＰＡ
ＴＨ１０（すなはちアドレス信号線ＡＰＡＴＨ１０、デ
−タ信号線ＤＰＡＴＨ１０、制御信号線ＣＰＡＴＨ１０
と転送抑止信号ＴＳＵＰ１０）から構成される。バス結
合装置ＥＸ０ｗの動作は以下の様になる。

【００７８】個別バスＲＢＵＳ０上のアクセスを受信し
たバス結合装置ＥＸ０ｗが他系のバス結合装置ＥＸ１ｗ
へアクセス要求を転送する動作を説明する。受信制御回
路３２２が個別バスＲＢＵＳ０上のアクセス要求を受信
すると、アドレス信号線３２４に送出された絶対アドレ
スに対しアドレス判定回路３３０ｗが、自系に割り振ら
れた領域内か否かを判定する。同時に送信制御回路３２
１は受信制御回路３２２から信号線ＰＡＴＨ０１への送
信情報を受け取る。

【００７９】自系に属するＭＳ装置に当てたアクセス要
求の場合、系外アドレス範囲信号３３２は０になる。こ
れを受けパス送信指示回路３２３ｗは送信指示信号３２
７を送信制御回路３２１に送らず、送信制御回路３２１
内のアクセス要求は破棄される。他系に属するＭＳ装置
に当てたアクセスの場合、系外アドレス範囲信号３３２
は１になる。これを受けパス送信指示回路３２３ｗは送
信指示信号３２７を送信制御回路３２１に送り、送信制
御回路３２１内のアクセス要求は信号線ＰＡＴＨ０１に
送信される。他系のバス結合装置ＥＸ１ｗはこれを受信
する。

【００８０】アクセス結果を転送する場合は、アクセス
要求を転送する場合にアドレス信号線３２４に送出され
た絶対アドレスに対しアドレス判定回路３３０ｗが自系
に割り振られた領域内か否かを判定した代わりに、制御
信号線３２６に送出されたＲＥＮ部に対し系番号判定回
路３５０ｗが自系に当てられた結果の転送か否かを判定
する。他の動作はアクセス要求を転送する場合と同様で
ある。転送抑止信号ＴＳＵＰ０１は受信制御回路３１２
ｗに前に受信したアクセス要求・結果が転送されないで
残っている場合に１になり、他系のバス結合装置ＥＸ１
ｗが新たなアクセス要求・結果をバス結合装置ＥＸ０ｗ
に転送するのを抑止する。これにより前に受信したアク
セスが消えるのを防ぐことができる。転送抑止信号ＴＳ
ＵＰ１０も同様である。

【００８１】図１２は本発明の一実施例で主記憶装置だ
けを接続した系を持つデ−タ処理装置のブロック構成図
である。このデ−タ処理装置は複数の系から構成され、
それぞれの系内には１つ以上の命令プロセッサ（ＩＰ）
または１つ以上の入出力装置（ＩＯＰ）と１つ以上の主
記憶装置（ＭＳ装置）を備え、デ−タ処理装置内には１
つ以上のＩＰと１つ以上のＭＳ装置と１つ以上の入出力
装置（ＩＯＰ）を備えている。図１との相違は主記憶装
置だけを接続した系を持っていることを明示している点
である。このようにすれば、主記憶が不足しているデ−
タ処理装置に対しては主記憶装置だけを増設でき、シス
テム拡張に柔軟に対応できる利点が生じる。

【００８２】本実施例ではデ−タ処理装置は４つの系
（Ｋ０，Ｋ１，Ｋ２，Ｋ３）から構成され、系Ｋ０内に
命令プロセッサＩＰ００，ＩＰ０１、主記憶装置ＭＳ
０、入出力装置ＩＯＰ００，ＩＯＰ０１、バス結合装置
ＥＸ０を備え、個別バスＲＢＵＳ０で接続している。系
Ｋ３内には主記憶装置ＭＳ３ｓ、バス結合装置ＥＸ３ｓ
を備え、個別バスＲＢＵＳ３で接続している。系Ｋ０〜
３は拡張バスＥＢＵＳで接続されている。ＩＰとＩＯＰ
間等の装置間通信を行うためにＩＰやＩＯＰ間はプロセ
ッサバスＰＢＵＳで接続されている。主記憶装置ＭＳ
０、バス結合装置ＥＸ０は図１と同じ構成である。

【００８３】主記憶装置だけを接続した系３の主記憶装
置ＭＳ３ｓは個別バスＲＢＵＳ０のバスア−ビタ２０１
とＲＢＵＳ制御回路２１０とメモリ回路２５０を備え、
図１の主記憶装置ＭＳ０が備えていたアドレス判定回路
２２０は必要ない。これは系３内にバス結合装置ＥＸ３
ｓ以外のアクセス元が無く、バス結合装置ＥＸ３ｓから
のアクセス要求は必然的に主記憶装置ＭＳ３ｓに対する
アクセス要求になるからである。

【００８４】バス結合装置ＥＸ３ｓはＲＢＵＳ制御回路
３１０とＥＢＵＳ制御回路３２０とアドレス判定回路３
３０を備え、図１のバス結合装置ＥＸ０が備えていた系
番号判定回路３５０は必要ない。これは系３内にバス結
合装置ＥＸ３ｓ以外の主記憶装置ＭＳ３ｓからのアクセ
ス結果の転送の受信先が無く、主記憶装置ＭＳ３ｓから
のアクセス結果の転送は必然的にバス結合装置ＥＸ３ｓ
に対する転送になるからである。主記憶装置ＭＳ３ｓ内
にアドレス判定回路２２０を、バス結合装置ＥＸ３ｓ内
に系番号判定回路３５０を備えていない場合でも動作可
能なことを示したが、備えている場合も動作可能であ
る。

【００８５】次にサ−ビスプロセッサＳＶＰの動作につ
いて述べる。サ−ビスプロセッサＳＶＰが、サ−ビスプ
ロセッサＳＶＰ内の記憶領域に入力された各系のＭＳ装
置毎のアドレス範囲情報（ＭＳ容量の情報）に基づき、
各系毎のＭＳ装置及びＥＸ内の系内アドレス範囲レジス
タの設定値を算出し、システム立ち上げ時の初期化手順
の一部として算出値をシステムアドレス範囲レジスタの
設定値と共に各アドレス範囲レジスタに設定する。図
６、７のアドレス範囲レジスタに設定する場合を示す。

【００８６】サ−ビスプロセッサＳＶＰ内の記憶領域
に、各系のＭＳ装置毎のアドレス範囲情報として、例え
ば系０〜３のＭＳ装置がそれぞれアドレス範囲１０２４
番地を備えていると入力されているとする。この情報に
基づきサ−ビスプロセッサＳＶＰは０番地から１０２３
番地までが系０、１０２４番地から２０４７番地までが
系１、２０４８番地から３０７１番地までが系２、３０
７２番地から４０９５番地までが系３と各系毎のＭＳ装
置及びＥＸ内の系内アドレス範囲レジスタの設定値（Ｍ
ＩＮ，ＭＡＸ）を算出し、システムアドレス範囲レジス
タの設定値４０９５を算出し、これらの算出値をシステ
ム立ち上げ時の初期化手順の一部としてそれぞれの範囲
レジスタに設定する。

【００８７】別の例として、例えば系０〜２のＭＳ装置
がそれぞれアドレス範囲１０２４番地と、系３にはＭＳ
装置は無し（アドレス範囲０番地）と入力されていると
する。この場合は３０７１番地から３０７１番地までが
系３、系０〜２は前例と同じと各系毎のＭＳ装置及びＥ
Ｘ内の系内アドレス範囲レジスタの設定値（ＭＩＮ，Ｍ
ＡＸ）を算出し、システムアドレス範囲レジスタの設定
値は３０７１と算出し、これらの算出値をシステム立ち
上げ時の初期化手順の一部としてそれぞれの範囲レジス
タに設定する。ＭＳ装置が無い系が存在する場合も、同
様の手順で、バス仕様の連続性を保ったまま柔軟にシス
テムを拡張できる。

【００８８】〈第２実施例〉本実施例は、第１実施例に
おけるＩＰ内にアドレス空間の一部コピ−を保持するバ
ッファ記憶装置（ＢＳ）とバッファ制御回路を設けると
共に、ＥＸ内に各ＢＳがアドレス空間のどの一部コピ−
を保持しているかを示す情報、即ち、バッハァ記憶コヒ
ーレンシーチェック情報（以下、ＢＣＣ情報と云う）、
を保持する記憶装置（以下、ＢＣＣ記憶装置と云う）を
備えたものである。

【００８９】図１４ａ及び図１４ｂは、図１ａ及び図１
ｂに示した系をなすデ−タ処理装置の個別バスの構成図
である図３ａ及び図３ｂに対応する図である。なお、図
３ｃに示したコマンドフォーマットについては変更がな
いので図３ｃを参照する。次に、個別バスの動作を命令
プロセッサＩＰ００が主記憶装置ＭＳ０内のメモリにリ
−ド，ライトする場合を例にとって述べる。最初に、メ
モリリードの場合を説明する。

【００９０】命令制御回路１２０内に命令フェッチ要求
が発生する場合を例に採ると，命令制御回路１２０はア
ドレス信号１１３およびアクセス種別信号１１１（ＦＵ
ＮＣフィ−ルド）をバッファ制御回路１４０と送信制御
回路１０１に転送する。バッファ記憶内に対象の命令が
ない場合，バッファ制御回路１４０は送信制御回路１０
１にミスヒット通知信号１４１を送る。バッファ制御回
路１４０のアルゴリズムはストアスルーの動作をするも
のとする。送信制御回路１０１は系番号装置番号保持回
路１０３からの系番号装置番号信号１１４（ＲＥＮフィ
−ルド）とアクセス種別信号１１１をマ−ジしてＣＢＵ
Ｓのコマンドフォ−マットを生成し、同時にバスア−ビ
タ２０１に対しバス権要求信号１１０ｒを送る。バスア
−ビタ２０１はバス権要求を受付けるか否かを判定し、
受付るとバス権受付信号１１０ａを送信制御回路１０１
に送る。送信制御回路１０１はこれを受け、アドレスバ
スＡＢＵＳ、および制御バスＣＢＵＳにアクセス情報を
送出し、主記憶装置ＭＳ０のＲＢＵＳ制御回路２１０は
これを受信し、アドレス判定回路２２０の判定結果に基
づき、主記憶装置ＭＳ０に割当てられたアドレス範囲で
あればメモリ回路２５０を起動する。

【００９１】次に、結果の送信について述べる。メモリ
アクセスが完了するとアクセス結果は主記憶装置ＭＳ０
のＲＢＵＳ制御回路２１０に保持される。ＲＢＵＳ制御
回路２１０はバスア−ビタ２０１に対しバス権要求信号
２１０ｒを送る。バスア−ビタ２０１はバス権要求を受
付けるか否か判定し、受付るとバス権受付信号２１０ａ
をＲＢＵＳ制御回路２１０に送る。ＲＢＵＳ制御回路２
１０はこれを受け、デ−タバスＤＢＵＳにリ−ドデ−タ
を、制御バスＣＢＵＳに結果の転送動作を示すＦＵＮＣ
フィ−ルドとエラ−の有無を示す情報とアクセス元の系
番号装置番号を示すＲＥＮフィ−ルドを送信する。命令
プロセッサＩＰ００の受信制御回路１０２はこれを受
け、系番号装置番号保持回路１０３からの系番号装置番
号信号１１４（ＲＥＮフィ−ルド）と制御バスＣＢＵＳ
上のＲＥＮフィ−ルドの一致を確認して受信動作を行
う。すなわちアクセス種別信号１１１（ＦＵＮＣフィ−
ルド）とデ−タ信号１１２（フェッチ命令）を命令制御
回路１２０に送り、命令制御回路１２０はこれを受信す
る。

【００９２】なお、バッハァ記憶装置に対象の命令があ
る場合には、、バッハァ記憶装置にアクセスし、主記憶
装置ＭＳＯにはアクセスしない。

【００９３】次に、メモリライトの場合を説明する。メ
モリリ−ドと基本的には同じ動作であるが、メモリライ
トの場合は命令プロセッサＩＰ００の演算制御回路１３
０からライトデ−タがデ−タ信号１１２に送出され、命
令制御回路１２０からアドレスがアドレス信号１１３に
送出される。これを受けバッファ制御回路１４０はバッ
ファ記憶装置の内容をチェックし、ヒットしていればラ
イトデータで更新する。送信制御回路１０１はデ−タバ
スＤＢＵＳおよびアドレスバスＡＢＵＳ、制御バスＣＢ
ＵＳにアクセス情報を送出する。アクセス結果の送信は
制御バスＣＢＵＳで行う。ＲＢＵＳ制御回路２１０が制
御バスＣＢＵＳに結果の転送動作を示すＦＵＮＣフィ−
ルドとエラ−の有無を示す情報とアクセス元から受信し
たＲＥＮフィ−ルドを送信する。その他の動作はメモリ
リ−ドと同様である。

【００９４】ここで個別バスの動作からは少し逸れる
が、メモリライトに関連してメモリキャンセル動作を説
明する。メモリキャンセル動作はバッハァ記憶装置のコ
ヒーレンシーを保つための動作である。他の処理装置、
例えば命令プロセッサＩＰ０１がメモリライトを行うと
命令プロセッサＩＰ００の受信制御回路１０２はこれを
受け、バッファ制御回路１４０に転送する。バッファ制
御回路１４０はコヒーレンシーを保つためバッファの内
容をチェックし、ヒットしていればそのアドレスを無効
化する。個別バスのみで構成されたデータ処理装置では
このバッファ制御回路１４０のメモリキャンセル動作だ
けでバッハァ記憶装置のコヒーレンシーを保つことがで
きる。複数の系（個別バス）で構成されたデータ処理装
置のコヒーレンシーの保ち方はつぎに説明する。以上、
個別バスの動作を説明した。拡張バスの動作も同様に行
われる。

【００９５】また、アクセス要求・結果は個別バス，拡
張バスの各バス上を個別に伝搬する。例えばＩＰ００が
ＭＳ１にアクセスする場合を例にとると、アクセスはＲ
ＢＵＳ０，ＥＢＵＳ，ＲＢＵＳ１のバス権を順次確保
し、ＭＳ１に到達する。この場合アクセスがＥＢＵＳの
バス権を確保しているとき、このアクセスはＲＢＵＳ０
のバス権を放棄しており、別のアクセスがＲＢＵＳ０を
使用することが可能である。

【００９６】複数の系（個別バス）で構成されたデータ
処理装置のコヒーレンシーの保ち方を説明する。図１５
は自系内のアドレス範囲に対するＢＣＣ記憶装置（各ア
ドレスに対しフィールドとしては１ビット）のセット、
リセット及びキャンセル用ライトアクセスの発行を説明
するブロック図であり、図１６はその状態遷移図であ
る。命令プロセッサＩＰ１０が主記憶装置ＭＳ０に当て
たリードアクセスを行う場合、バス結合装置ＥＸ１とバ
ス結合装置ＥＸ０のＢＣＣ記憶装置のセットを行う（後
述する）。バス結合装置ＥＸ０のＢＣＣ記憶装置のセッ
ト状態は系０内の主記憶装置ＭＳ０のこのアドレスのコ
ピーを他系のバッハァ記憶装置が保持しているので、こ
のアドレスに対するＲＢＵＳ０上での（命令プロセッサ
ＩＰ００から主記憶装置ＭＳ０への系０内で閉じた）ラ
イトが行なわれた場合、ＥＢＵＳに対してキャンセル用
ライトアクセスを転送する必要があることを示してい
る。次に、命令プロセッサＩＰ００が主記憶装置ＭＳ０
に当てたライトアクセスを行う場合、アクセス番地のＢ
ＣＣ記憶装置から値が読みだされ、値が０の場合は、系
外のバッハァ記憶装置がこのアドレスのコピーを保持し
ていないことを示しているので、このアドレスに対する
ＲＢＵＳ０上でライトをキャンセル用ライトアクセスと
してＥＢＵＳに対して起動する必要はない。値が１の場
合は、系外のバッハァ記憶装置がこのアドレスのコピー
を保持していることを示しているので、このアドレスに
対するＲＢＵＳ０上でライトをキャンセル用ライトアク
セスとしてＥＢＵＳに対して転送する。一方、アクセス
番地のＢＣＣ記憶装置には０がセットされる。これはこ
のアクセス番地に対する他系のバッファ内のコピーを無
効化するとともに、無効化の結果、他系にはコピーがな
いことをＢＣＣ記憶装置に反映するためである。

【００９７】図１７は他系内のアドレス範囲に対するＢ
ＣＣ記憶装置（各アドレスに対しフィールドとしてはや
はり１ビット）のセット、リセット及びキャンセル用ラ
イトアクセスの発行を説明するブロック図であり、図１
８はその状態遷移図である。命令プロセッサＩＰ００が
主記憶装置ＭＳ１に当てたリードアクセスを行う場合、
バス結合装置ＥＸ０とバス結合装置ＥＸ１のＢＣＣ記憶
装置のセットを行う（後述する）。バス結合装置ＥＸ０
のＢＣＣ記憶装置のセット状態は系０内のバッハァ記憶
装置がこのアドレス（他系；主記憶装置ＭＳ１の保持す
る）のコピーを保持しているので、このアドレスに対す
るＥＢＵＳ上でのライトを検出した場合、ＲＢＵＳ０に
対してキャンセル用ライトアクセスを転送する必要があ
ることを示している。次に、命令プロセッサＩＰ１０が
主記憶装置ＭＳ１に当てたライトアクセスを行う場合、
ＥＢＵＳ上でのキャンセル用ライトアクセスを検出する
とアクセス番地のＢＣＣ記憶装置から値が読みだされ、
値が０の場合は、系内のバッハァ記憶装置がこのアドレ
スのコピーを保持していないことを示しているので、こ
のアドレスに対するＥＢＵＳ上でライトをキャンセル用
ライトアクセスとしてにＲＢＵＳ０対して転送する必要
はない。値が１の場合は、系外のバッハァ記憶装置がこ
のアドレスのコピーを保持していることを示しているの
で、このアドレスに対するＥＢＵＳ上でライトをキャン
セル用ライトアクセスとしてＲＢＵＳ０に対して転送す
る。一方、アクセス番地のＢＣＣ記憶装置には０がセッ
トされる。これはこのアクセス番地に対する自系のバッ
ファ内のコピーを無効化するとともに、無効化の結果、
自系にはコピーがないことをＢＣＣ記憶装置に反映する
ためである。

【００９８】次に、ＩＰ又はＩＯＰがＭＳ装置にアクセ
スを行う動作を、（１）自系に属するＭＳ装置に当てた
リードアクセスの場合、（２）他系に属するＭＳ装置に
当てたリードアクセスの場合（３）自系に属するＭＳ装
置に当てたライトアクセスの場合、（４）他系に属する
ＭＳ装置に当てたライトアクセスの場合に分けて示す。（１）自系に属するＭＳ装置に当てたリードアクセ
スの場合命令プロセッサＩＰ００が主記憶装置ＭＳ０に当てたリ
ードアクセスを行う場合を説明する。命令プロセッサＩ
Ｐ００はバスア−ビタ２０１にアクセス要求を送信し、
受け付けられると個別バスＲＢＵＳ０にアクセスを送出
する。このアクセスに対し主記憶装置ＭＳ０、バス結合
装置ＥＸ０は独立に判定を行う。主記憶装置ＭＳ０の動
作は、第１実施例において図４ａ及び図４ｂを用いて説
明された動作と同じであるから、ここでは説明を省略す
る。

【００９９】次にバス結合装置ＥＸ０の動作について述
べる。バス結合装置ＥＸ０の構成を図１９ａ及び図１９
ｂに示す。バス結合装置ＥＸ０はＲＢＵＳ制御回路３１
０とＥＢＵＳ制御回路３２０とアドレス判定回路３３０
と系番号判定回路３５０とＢＣＣ記憶制御回路ＥＢＣＣ
０から構成される。ＲＢＵＳ制御回路３１０は受信制御
回路３１２と送信制御回路３１１とバス権要求回路３１
３から構成される。ＥＢＵＳ制御回路３２０は受信制御
回路３２２と送信制御回路３２１とバス権要求回路３２
３から構成される。

【０１００】ＢＣＣ記憶制御回路ＥＢＣＣ０は図２０に
示すように組み合わせ回路３７９とセレクタ３７７、３
７８と系外アドレス範囲ＢＣＣ記憶装置３７５と系内ア
ドレス範囲ＢＣＣ記憶装置３７６と制御回路３７３、３
７４より構成される。系外アドレス範囲ＢＣＣ記憶装置
３７５と系内アドレス範囲ＢＣＣ記憶装置３７６にはシ
ステムのアドレス空間の各アドレスに対してキャンセル
動作の必要の有無（系外アドレス範囲ＢＣＣ記憶装置３
７５には他系の主記憶装置の内容が系内の装置のバッハ
ァ記憶装置に在るか否か、系内アドレス範囲ＢＣＣ記憶
装置３７６には自系の主記憶装置の内容が他系内の装置
のバッハァ記憶装置に在るか否か）が記録される。

【０１０１】まず、図１５、図１６に対応する自系内の
アドレス範囲に対するＢＣＣ記憶装置のセット、リセッ
ト及びキャンセル用ライトアクセス（これは、アクセス
対象の命令プロセッサのバッハァ記憶装置内のアクセス
されたアドレスの情報を無効化する）の発行について説
明する。セットは、例えば、命令プロセッサＩＰ１０が
主記憶装置ＭＳ０に当てたリードアクセスを行う場合で
あり、ＥＸ０のＢＣＣ記憶制御回路ＥＢＣＣ０の組み合
わせ回路３７９はＥＢＵＳからのアクセスすなはちＲＢ
ＵＳ制御回路３１０からの制御信号３１６がリードで系
内アドレス範囲信号３３１が１の時、信号３８４を１に
する。これを受け、制御回路３７４はセレクタ３７８に
信号３８６を送りＲＢＵＳ制御回路３１０からのアドレ
ス信号３１４を選択し、系内アドレス範囲ＢＣＣ記憶装
置３７６に１を書き込む。この１は自系の主記憶装置の
内容が他系内の装置のバッハァ記憶装置に在ることを示
す。

【０１０２】またリセット及びキャンセル用ライトアク
セスの発行は、例えば、命令プロセッサＩＰ００が主記
憶装置ＭＳ０に当てたライトアクセスを行う場合であ
り、ＥＸ０のＢＣＣ記憶制御回路ＥＢＣＣ０の組み合わ
せ回路３７９はＥＢＵＳ制御回路３２０からの制御信号
３２６がライトで系外アドレス範囲信号３３２が０の
時、信号３８３を１にする。これを受け、制御回路３７
４はセレクタ３７８に信号３８６を送りＥＢＵＳ制御回
路３２０からのアドレス信号３２４を選択し、系内アド
レス範囲ＢＣＣ記憶装置３７６を読みだす。この値が１
ならばここに０を書き、ＥＢＵＳ制御回路へのキャンセ
ル指示信号３７２を１し、キャンセル用ライトアクセス
を起動する（ＲＢＵＳ上のライトをＥＢＵＳ上に転送す
る）。ここで書き込んだ値０は、キャンセル用ライトア
クセスの結果、自系の主記憶装置の内容が他系内の装置
のバッハァ記憶装置にはないことを示す。

【０１０３】次に、図１７、図１８に対応する他系内の
アドレス範囲に対するＢＣＣ記憶装置のセット、リセッ
ト及びキャンセル用ライトアクセスの発行について説明
する。セットは、例えば、命令プロセッサＩＰ００が主
記憶装置ＭＳ１に当てたリードアクセスを行う場合であ
り、ＥＸ０のＢＣＣ記憶制御回路ＥＢＣＣ０の組み合わ
せ回路３７９はＥＢＵＳ制御回路３２０からの制御信号
３２６がリードで系外アドレス範囲信号３３２が１の
時、信号３８２を１にする。これを受け、制御回路３７
３はセレクタ３７７に信号３８５を送りＥＢＵＳ制御回
路３２０からのアドレス信号３２４を選択し、系外アド
レス範囲ＢＣＣ記憶装置３７５に１を書き込む。この１
は他系の主記憶装置の内容が自系内の装置のバッハァ記
憶装置に在ることを示す。

【０１０４】またリセット及びキャンセル用ライトアク
セスの発行は、例えば、命令プロセッサＩＰ１０が主記
憶装置ＭＳ１に当てたライトアクセスを行った場合であ
り、前述のようにＥＸ１からＥＢＵＳ上にキャンセル用
ライトアクセスが発行される。これを受信したＥＸ０の
ＢＣＣ記憶制御回路ＥＢＣＣ０の組み合わせ回路３７９
はＲＢＵＳ制御回路３１０からの制御信号３１６がライ
トで系内アドレス範囲信号３３１が０の時、信号３８１
を１にする。これを受け、制御回路３７３はセレクタ３
７７に信号３８５を送りＲＢＵＳ制御回路３１０からの
アドレス信号３１４を選択し、系外アドレス範囲ＢＣＣ
記憶装置３７５を読みだす。この値が１ならばここに０
を書き、ＲＢＵＳ制御回路へのキャンセル指示信号３７
１を１し、キャンセル用ライトアクセスを起動する（Ｅ
ＢＵＳ上のライトをＲＢＵＳ上に転送する）。ここで書
き込んだ値０はキャンセル用ライトアクセスの結果、他
系の主記憶装置の内容が自系内の装置のバッハァ記憶装
置にはないことを示す。

【０１０５】受信制御回路３２２が個別バスＲＢＵＳ０
上のアクセス要求を受信すると、アドレス判定回路３３
０はアドレス信号線３２４に送出された絶対アドレスに
対し、自系に割り振られた領域内か否かを判定する。同
時に送信制御回路３２１は受信制御回路３２２からアク
セス情報を受け取る。ここでは自系に属するＭＳ装置に
当てたアクセスの場合であるので、系外アドレス範囲信
号３３２は０になる。このためバス権要求回路３２３は
バス権要求信号３１０ｒをバスア−ビタＢＡに送らず、
送信制御回路３２１内のアクセスは破棄される。

【０１０６】また、ＢＣＣ記憶制御回路３７０の制御回
路３７９はＥＢＵＳ制御回路３２０内の受信制御回路３
２２から受け取ったアクセス情報の内、制御情報信号線
３２６を受け、アクセス種別がリードアクセスであり、
系外アドレス信号線３３２が０であることを受けると、
（すなわち系内のアドレス空間に対するリードアクセス
であることを通知する入力を得た場合には、）信号線３
８１〜４はいずれも１にならず、ＢＣＣ記憶装置に対す
るセット、リセットの起動、キャンセル用ライトアクセ
スの発行は行わない（図１５、図１６参照）。アクセス
結果の転送は個別バスの動作のところで説明した。

【０１０７】（２）他系に属するＭＳ装置に当てたリー
ドアクセスの場合命令プロセッサＩＰ００が主記憶装置ＭＳ１に当てたリ
ードアクセスを行う場合を説明する。命令プロセッサＩ
Ｐ００がまず個別バスＲＢＵＳ０にリードアクセスを送
出する。このアクセスに対し主記憶装置ＭＳ０、バス結
合装置ＥＸ０は独立に判定を行う。

【０１０８】主記憶装置ＭＳ０においては、第１実施例
で図４ａ、図４ｂをもちいて説明したのと同様にして、
受信制御回路２１１が個別バスＲＢＵＳ０上のアクセス
要求を受信すると、アドレス判定回路２２０はアドレス
信号線２１６に送出された絶対アドレスに対し、自系に
割り振られた領域内か否か、またシステムのアドレス空
間内か否かを判定する。ここでは他系に属するＭＳ装置
に当てたアクセスの場合であるので、アドレス範囲信号
２２１が０になり、アドレス範囲エラ−信号２２２も０
になる。メモリアクセス起動回路２４０はスタ−ト信号
２４１をメモリ回路２５０に送らず、受信制御回路２１
１内のアクセスは破棄される。

【０１０９】次にバス結合装置ＥＸ０の動作について図
１９ａ、図１９ｂを用いて述べる。ＥＢＵＳ制御回路３
２０の受信制御回路３２２が個別バスＲＢＵＳ０上のア
クセス要求を受信すると、アドレス判定回路３３０はア
ドレス信号線３２４に送出された絶対アドレスに対し、
自系に割り振られた領域内か否かを判定する。同時に送
信制御回路３２１は受信制御回路３２２から共通バスＥ
ＢＵＳへの送信情報を受け取る。ここでは他系に属する
ＭＳ装置に当てたアクセスの場合であるので、系外アド
レス範囲信号３３２は１になる。このためバス権要求回
路３２３はバス権要求信号３２０ｒをバスア−ビタＢＡ
に送り、バスア−ビタＢＡはバス権の受付を判定し、受
付けるとバス権受付信号３２０ａを送信制御回路３２１
に送る。送信制御回路３２１はこれを受け、アドレスバ
スＡＢＵＳｅ、制御バスＣＢＵＳｅにアクセス情報を送
出する。

【０１１０】これと並行して、バス結合装置ＥＸ０内の
ＢＣＣ記憶制御回路ＥＢＣＣ０の制御回路３７９はＥＢ
ＵＳ制御回路３２０内の受信制御回路３２２から受け取
ったアクセス情報の内、制御情報信号線３２６を受け、
アクセス種別がリードアクセスであり、系外アドレス信
号線３３２が１であることを受けると、（すなわち系外
のアドレス空間に対するリードアクセスであることを通
知する入力を得た場合には、）信号３８２を１にする。
これを受け、制御回路３７３はセレクタ３７７に信号３
８５を送りＲＢＵＳ制御回路３１０からのアドレス信号
３１４を選択し、系外アドレス範囲ＢＣＣ記憶装置３７
５に１を書き込む。この結果、アドレス信号線３２４が
示すアドレス番地のＢＣＣ記憶装置３７５に１がセット
される。これは系内のバッファ記憶装置がこのアドレス
のコピーを保持しているので、このアドレスに対するラ
イトが行なわれた場合（この場合ＥＢＵＳ上で）キャン
セル用ライトアクセスを起動する（この場合ＲＢＵＳ０
に対して）必要があることを示している。ここではキャ
ンセル用ライトアクセスの発行は行わない（図１７、図
１８の自系内ＩＰから他系ＭＳへのリードに対応）。

【０１１１】バス結合装置ＥＸ０から送信された拡張バ
スＥＢＵＳ上のアクセスに対し系Ｋ１〜３のバス結合装
置ＥＸ１〜３は独立に判定を行う。主記憶装置ＭＳ１に
当てたアクセス要求の場合、バス結合装置ＥＸ１がアク
セスを受信し、バス結合装置ＥＸ２〜３はアクセスを破
棄する。ここではバス結合装置ＥＸ１をバス結合装置Ｅ
Ｘ０に置き換え、したがってＢＣＣ記憶制御回路ＥＢＣ
Ｃ１もＢＣＣ記憶制御回路ＥＢＣＣ０に置き換え、図１
９ａ、図１９ｂで説明することにする。

【０１１２】ＲＢＵＳ制御回路３１０の受信制御回路３
１２が拡張バスＥＢＵＳ上のアクセスを受信すると、ア
ドレス判定回路３３０はアドレス信号線３１４に送出さ
れた絶対アドレスに対し、自系に割り振られた領域内か
否かを判定する。同時に送信制御回路３１１は受信制御
回路３１２からアクセス情報を受け取る。ここでは自系
に属するＭＳ装置に当てたアクセスの場合であるので、
系内アドレス範囲信号３３１は１になる。このためバス
権要求回路３１３はバス権要求信号３１０ｒをバスア−
ビタ２０１に送り、バスア−ビタ２０１はバス権の受付
を判定し、受付けるとバス権受付信号３１０ａを送信制
御回路３２１に送る。送信制御回路３１１はこれを受
け、アドレスバスＡＢＵＳ０、制御バスＣＢＵＳ０にア
クセス情報を、ライトの場合はさらにデ−タバスＤＢＵ
Ｓ０にライトデ−タを送出する。

【０１１３】これと並行して、バス結合装置ＥＸ０内の
ＢＣＣ記憶制御回路ＥＢＣＣ０の制御回路３７９はＲＢ
ＵＳ制御回路３１０内の受信制御回路３１２から受け取
ったアクセス情報の内、制御情報信号線３１６を受け、
アクセス種別がリードアクセスであり、系内アドレス信
号線３３１が１であることを受けると、（すなわち系内
のアドレス空間に対するリードアクセスであることを通
知する入力を得た場合には、）信号３８４を１にする。
これを受け、制御回路３７４はセレクタ３７８に信号３
８６を送りＲＢＵＳ制御回路３１０からのアドレス信号
３１４を選択し、系内アドレス範囲ＢＣＣ記憶装置３７
６に１を書き込む。この結果、アドレス信号線３１４が
示すアドレス番地のＢＣＣ記憶装置３７６に１がセット
される。これはこのアドレスに対するＲＢＵＳ０上で
（実はＲＢＵＳ１上で）ライトが行なわれた場合ＥＢＵ
Ｓに対してキャンセル用ライトアクセスを転送する必要
があることを示している。ここではキャンセル用ライト
アクセスの発行は行わない（図１５、図１６の他系から
のリード受付に対応）。

【０１１４】以上バス結合装置ＥＸ１の動作をバス結合
装置ＥＸ０に置き換え図１９ａ、図１９ｂ、図２０で説
明した。バス結合装置ＥＸ２〜３がアクセスを破棄する
動作も同様に説明される。この場合系内アドレス範囲信
号３３１は０になる。このためバス権要求回路３１３は
バス権要求信号３１０ｒをバスア−ビタ２０１に送ら
ず、アクセスは破棄される。また、バス結合装置ＥＸ２
〜３のＢＣＣ記憶装置３７５もセットされない。アクセ
スを受信したバス結合装置ＥＸ１が主記憶装置ＭＳ１に
アクセスを転送する手順は（１）の場合と同様である。
以上、命令プロセッサＩＰ００が主記憶装置ＭＳ１に当
てたアクセスを行う場合を説明した。

【０１１５】（３）自系に属するＭＳ装置に当てたライ
トアクセスの場合命令プロセッサＩＰ００が主記憶装置ＭＳ０に当てたラ
イトアクセスを行う場合を説明する。命令プロセッサＩ
Ｐ００はバスア−ビタ２０１にアクセス要求を送信し、
受け付けられると個別バスＲＢＵＳ０にライトアクセス
を送出する。このアクセスに対し主記憶装置ＭＳ０、バ
ス結合装置ＥＸ０は独立に判定を行う。主記憶装置ＭＳ
０の動作については、メモリ回路２５０がアドレス信号
線２１６、デ−タ信号線２１７、制御信号線２１８の情
報に基づいて、メモリのリ−ドの代わりにライトを行う
ことと、制御バスＣＢＵＳ０に結果の転送動作情報を送
信するのみで、デ−タバスＤＢＵＳ０にリ−ドデ−タは
送出しないこと以外は（１）のリードアクセスの場合と
同様である。

【０１１６】次にバス結合装置ＥＸ０の動作について述
べる。受信制御回路３２２が個別バスＲＢＵＳ０上のア
クセス要求を受信して、送信制御回路３２１内のアクセ
スが破棄される動作は（１）と同様である。一方、ＢＣ
Ｃ記憶制御回路ＥＢＣＣ０の動作は（１）とは異なる。
ＢＣＣ記憶制御回路ＥＢＣＣ０の組合せ回路３７９はＥ
ＢＵＳ制御回路３２０内の受信制御回路３２２から受け
取ったアクセス情報の内、制御情報信号線３２４を受
け、アクセス種別がライトアクセスであり、系外アドレ
ス信号線３３２が０であることを受けると（すなわち系
内のアドレス空間に対するライトアクセスであることを
通知する入力を得た場合には、）、信号３８３を１にす
る。これを受け、制御回路３７４はセレクタ３７８に信
号３８６を送りＥＢＵＳ制御回路３２０からのアドレス
信号３２４を選択し、系内アドレス範囲ＢＣＣ記憶装置
３７６を読みだす。

【０１１７】この値が１ならば系外のバッファ記憶装置
がこのアドレスのコピーを保持していることを示してい
るので、ここに０を書き、ＥＢＵＳ制御回路へのキャン
セル指示信号３７２を１にし、このアドレスに対するＲ
ＢＵＳ０上でライトをキャンセル用ライトアクセスとし
てＥＢＵＳに対して起動する（ＲＢＵＳ上のライトをＥ
ＢＵＳ上に転送する）。ここで０はこのアドレスに対す
る他系のバッファ内のコピーを更新または無効化した後
は、他系にはコピーがないことをＢＣＣ記憶装置に反映
している（図１５、図１６の自系内ＩＰから自系ＭＳへ
のライトに対応）。

【０１１８】値が０の場合は、系外のバッファ記憶装置
がこのアドレスのコピーを保持していないことを示して
いるので、キャンセル用ライトアクセスは起動しない。
動作はここで閉じる。ここではＩＰ１０がＭＳ０に以前
リードアクセスしている場合を想定し、キャンセル用ラ
イトアクセスを起動した場合の動作について説明する。

【０１１９】次に、バス結合装置ＥＸ０から送信された
拡張バスＥＢＵＳ上のアクセス（キャンセル用ライトア
クセス）に対し系Ｋ１〜３のバス結合装置ＥＸ１〜３は
独立に判定を行う。主記憶装置ＭＳ０に当てたアクセス
要求であるが、バス結合装置ＥＸ１〜３はＢＣＣ記憶装
置が１の場合にはそれぞれの個別バスにキャンセル用ラ
イトアクセスを転送するためにアクセスを取り込む。こ
こではバス結合装置ＥＸ１のＢＣＣ記憶装置が１で、ア
クセスを受信し、バス結合装置ＥＸ２〜３はアクセスを
破棄するものとする。バス結合装置ＥＸ１をバス結合装
置ＥＸ０に置き換え、したがってＢＣＣ記憶制御回路Ｅ
ＢＣＣ１もＢＣＣ記憶制御回路ＥＢＣＣ０に置き換え、
図１９ａ、図１９ｂで説明することにする。

【０１２０】ＲＢＵＳ制御回路３１０の受信制御回路３
１２が拡張バスＥＢＵＳ上のアクセスを受信すると、ア
ドレス判定回路３３０はアドレス信号線３１４に送出さ
れた絶対アドレスに対し、自系に割り振られた領域内か
否かを判定する。同時に送信制御回路３１１は受信制御
回路３１２からアクセス情報を受け取る。ここでは自系
に属するＭＳ装置に当てたアクセスではないので、系内
アドレス範囲信号３３１は０になる。

【０１２１】しかし、ＢＣＣ記憶制御回路ＥＢＣＣ０の
組合せ回路３７９はＲＢＵＳ制御回路３１０内の受信制
御回路３１２から受け取ったアクセス情報の内、制御情
報信号線３１６を受け、アクセス種別がライトアクセス
であり、系内アドレス信号線３３１が０であることを受
けると（すなわち系外のアドレス空間に対するライトア
クセスであることを通知する入力を得た場合には、）、
信号３８１を１にする。これを受け、制御回路３７３は
セレクタ３７７に信号３８５を送りＲＢＵＳ制御回路３
１０からのアドレス信号３１４を選択し、系外アドレス
範囲ＢＣＣ記憶装置３７５を読みだす。値が０の場合
は、系外のバッファ記憶装置がこのアドレスのコピーを
保持していないことを示しているので、このアドレスに
対するＥＢＵＳ上でライトをキャンセル用ライトアクセ
スとしてＲＢＵＳ０に対して起動する必要はなく、ここ
で動作は閉じる。

【０１２２】ここでは値が１なので、（すなわち系内の
バッファ記憶装置がこのアドレスのコピーを保持してい
ることを示しているので、）このＥＢＵＳ上でのキャン
セル用ライトアクセスをＲＢＵＳ０に対して転送する
（図１７、図１８のＥＢＵＳ上の他系のライトを参
照）。制御回路３７３はＲＢＵＳ制御回路へのキャンセ
ル用ライトアクセス発行指示信号３７１を送信し、系外
アドレス範囲ＢＣＣ記憶装置３７５に対し０を書き込み
む。この結果、バス権要求回路３１３はＲＢＵＳ０に対
する要求を発行し、キャンセル用ライトアクセスが発行
される。一方、アドレス信号線３１４が示すアドレス番
地の系外アドレス範囲ＢＣＣ記憶装置３７５には０がセ
ットされる。これはこのアドレスに対する自系のバッフ
ァ内のコピーを更新または無効化するとともに、更新ま
たは無効化した後、自系にはコピーがないことをＢＣＣ
記憶装置に反映している。

【０１２３】（４）他系に属するＭＳ装置に当てたライ
トアクセスの場合命令プロセッサＩＰ００が主記憶装置ＭＳ１に当てたラ
イトアクセスを行う場合を説明する。命令プロセッサＩ
Ｐ００がまず個別バスＲＢＵＳ０にアクセス要求を送出
する。このアクセスに対し主記憶装置ＭＳ０、バス結合
装置ＥＸ０は独立に判定を行う。ＭＳ０の動作は（２）
と同様である。

【０１２４】次にバス結合装置ＥＸ０の動作も送信制御
回路３２１がアドレスバスＡＢＵＳｅ、制御バスＣＢＵ
Ｓｅにアクセス情報を、送信するほかにデ−タバスＤＢ
ＵＳｅにライトデ−タを送出する以外は同様である。但
し、ＢＣＣ記憶制御回路ＥＢＣＣ０の動作は何も起動さ
れない。

【０１２５】この拡張バスＥＢＵＳ上のアクセスに対し
系Ｋ１〜３のバス結合装置ＥＸ１〜３は独立に判定を行
う。主記憶装置ＭＳ１に当てたライトアクセス要求の場
合、バス結合装置ＥＸ１がアクセスを受信し、バス結合
装置ＥＸ２〜３はアクセスを破棄する。但し、バス結合
装置ＥＸ２〜３の系外アドレス範囲ＢＣＣ記憶装置が１
の場合、バス結合装置ＥＸ２〜３もアクセスを受信す
る。これは（３）で述べた。以上、ＩＰまたはＩＯＰが
ＭＳ装置にアクセスを行う動作を（１）〜（４）に分類
して説明した。

【０１２６】なお、本発明ではストアスルーのアルゴリ
ズムに従って動くバッファ記憶装置を仮定したが、スト
アスワップのアルゴリズムに従って動くバッファ記憶装
置の場合も同様に、バッファ記憶制御回路以外にバス結
合回路にＢＣＣ記憶装置を持つことでメモリとバッファ
のコヒーレンシーを保つことができる。

【０１２７】また、これまで述べてきたＢＣＣ記憶の方
式は、他系の主記憶にアクセスした場合にバッファに登
録されたのでその記録を残し、バッファ記憶装置からそ
のアドレスが追い出された場合にＢＣＣ記憶装置の記録
をリセットすることは考慮していなかった。しかし、追
い出された場合にＢＣＣ記憶装置の記録をリセットすれ
ば、不必要なキャンセル用ライトアクセスを出す必要が
なくなる。

【０１２８】この方式を実現するためには、系内アドレ
ス範囲ＢＣＣ記憶装置３７６内の各アドレス毎に他系の
数だけのビット数を持ち、系外アドレス範囲ＢＣＣ記憶
装置３７５内の各アドレス毎に系内のバッファ記憶装置
をもつ装置の数だけのビット数を持つ必要がある。さら
に、バッファ記憶装置からそのアドレスが追い出された
場合にＢＣＣ記憶装置の記録をリセットするリセット・
リクエストを送出する必要がある。

【０１２９】例えば、主記憶装置ＭＳ１をＩＰ００がリ
ードした場合を説明する。バッファ記憶装置からそのア
ドレスが追い出された場合にＩＰ００からリセット・リ
クエストを送出することにより、バス拡張装置ＥＸ０の
系外アドレス範囲ＢＣＣ記憶装置３７５内の系内のバッ
ファ記憶装置をもつ装置を示すビット（この場合ＩＰ０
０）はリセットされる。さらに、装置を示すビットが全
てリセットされた場合には、拡張バスＥＢＵＳにリセッ
ト・リクエストを送出する。これを受信したバス拡張装
置ＥＸ１の系内アドレス範囲ＢＣＣ記憶装置３７６内の
他系を示すビット（この場合ＥＸ０）はリセットされ
る。他系を示すビットが全てリセットされた場合には、
系１内でＩＰ１０からＭＳ１に対するそのアドレスに対
するライトが行なわれても、キャンセル用ライトアクセ
スを出す必要はなくなる。各系内アドレス範囲ＢＣＣ記
憶装置３７６と系外アドレス範囲ＢＣＣ記憶装置３７５
のセットはリード時に該当ビットに対して行なわれる。

【０１３０】〈第３実施例〉本実施例は、第１実施例の
システムにおいてロック付きメモリアクセスを行なえる
ようにしたものであり、ロック付きメモリアクセスの際
に生じるデッドロックを回避することが出来るようにし
たものであり、そのために、第１実施例における主記憶
装置ＭＳ０〜ＭＳ３にロック状態制御回路を設け、該ロ
ック状態制御回路により主記憶装置のバスアービタを制
御するようにしている。

【０１３１】ここで、個別バスでのロック付きアクセス
の動きについて説明する。ロック付きアクセスに対する
ロック状態は個別バス・拡張バスのロック状態制御回路
で管理される。まず、個別バス・拡張バスのロック状態
について説明する。拡張バスでロックのＯＮ／ＯＦＦ以
外にはロック状態の区別はなく、ロック元のみがバスを
使用することができる。個別バス上でのロック状態には
系内ロック状態、系外ロック状態、２重ロック状態の３
つのロックＯＮの状態がある。

【０１３２】図２１はデ−タ処理装置の個別バスのロッ
ク状態の状態遷移図系である。まず、個別バスに何もロ
ックがかかっていないロック無し状態で、命令処理装置
又は入出力装置が送出した個別バス上でロック付きアク
セスを受け付けると、そのアクセスが系内アクセス（す
なわち、図２５ａのアドレス範囲信号２２１＝１になる
アクセス）か系外アクセス（すなわち、図２５ａのアド
レス範囲信号２２１＝０になるアクセス）かによって、
系内ロック状態または系外ロック状態に遷移する。系内
ロック状態ではロック元以外の個別バス使用要求の受付
を抑止する。系外ロック状態ではバス結合装置とロック
元以外の個別バス使用要求の受付を抑止する。系外ロッ
ク状態で系内のバス結合装置が個別バス上にロック付き
メモリアクセスを送出した場合、ロック状態ビットを２
重ロック状態にセットし、系内のバス結合装置以外の個
別バス使用要求を抑止する。

【０１３３】図２２、２３、２４はそれぞれ系内ロック
状態、系外ロック状態、２重ロック状態を示すデ−タ処
理システムのブロック図である。図２２の系内ロック状
態では個別バスＲＢＵＳ０の使用権はロック元の命令処
理装置ＩＰ００、ＩＰ０１や入出力装置ＩＯＰ００、Ｉ
ＯＰ０１さらにＥＸ０に限定される。この結果、個別バ
ス上の他の装置からのアクセスはロック元の装置が処理
を終了してロックを解除するまで待たされ、解除される
とアクセスを続いて行うことができる。

【０１３４】図２３の系外ロック状態では、個別バスＲ
ＢＵＳ０の使用権は命令処理装置ＩＰ００の他にバス結
合装置ＥＸ０にも与えることができる。この結果、バス
結合装置ＥＸ０に個別バスＲＢＵＳ０へのアクセスがあ
る場合、バス結合装置ＥＸ０は命令処理装置ＩＰ００が
処理を終了してロックを解除するまで待たないで個別バ
スＲＢＵＳ０を利用することができる。

【０１３５】ここでバス結合装置ＥＸ０がロック付きア
クセスを発行すると、図２４の２重ロック状態に移る。
２重ロック状態では個別バスＲＢＵＳ１、拡張バスＥＢ
ＵＳ、個別バスＲＢＵＳ０の使用権は先に拡張バスＥＢ
ＵＳの使用権を採った命令処理装置ＩＰ１０に限定され
る。この結果、命令処理装置ＩＰ１０からの処理は進
み、命令処理装置ＩＰ１０からロック付きアクセスが解
除されると、命令処理装置ＩＰ００からのアクセスも行
うことができるのでデッドロック状態には陥らない。以
上、個別バス・拡張バスの動作、および個別バスでのロ
ック付きアクセスの動きを説明した。

【０１３６】次に、ＩＰ又はＩＯＰがＭＳ装置にアクセ
スを行う動作を、（１）自系に属するＭＳ装置に当てた
ロック付きアクセスの場合、（２）他系に属するＭＳ装
置に当てたロック付きアクセスの場合、（３）他系に属
するＭＳ装置に当てたロック付きアクセスを受け付けた
後でバス結合装置からのロック付きアクセスを受けた場
合に分けて示す。

【０１３７】（１）自系に属するＭＳ装置に当てたロッ
ク付きアクセスの場合命令プロセッサＩＰ００が主記憶装置ＭＳ０に当てたア
クセスを行う場合を説明する。命令プロセッサＩＰ００
はバスア−ビタ２０１にアクセス要求を送信し、受け付
けられると個別バスＲＢＵＳ０にアクセスを送出する。
このアクセスに対し主記憶装置ＭＳ０、バス結合装置Ｅ
Ｘ０は独立に判定を行う。

【０１３８】主記憶装置ＭＳ０の動作について述べる。
まず、主記憶装置ＭＳ０の構成を図２５ａ及び図２５ｂ
に示す。主記憶装置ＭＳ０はバスア−ビタ２０１とＲＢ
ＵＳ制御回路２１０とアドレス判定回路２２０とメモリ
アクセス起動回路２４０及びメモリ回路２５０から構成
される。ＲＢＵＳ制御回路２１０は受信制御回路２１１
と送信制御回路２１２とバス権要求回路２１４と送信フ
ォ−マット生成回路２１３から構成される。

【０１３９】受信制御回路２１１が個別バスＲＢＵＳ０
上のアクセスを受信すると、アドレス判定回路２２０は
アドレス信号線２１６に送出された絶対アドレスに対
し、自系に割り振られた領域内か否か、またシステムの
アドレス空間内か否かを判定する。ここでは自系に属す
るＭＳ装置に当てたアクセスの場合であるので、アドレ
ス範囲信号２２１が１になり、アドレス範囲エラ−信号
２２２（システムのアドレス空間外のときに“１”、シ
ステムのアドレス空間内のとき“０”になる）は０にな
る。メモリアクセス起動回路２４０は制御信号線２１８
上のＦＵＮＣフィ−ルドとアドレス範囲信号２２１を受
信し、スタ−ト信号２４１をメモリ回路２５０に送る。
これを受け、メモリ回路２５０はアドレス信号線２１
６、デ−タ信号線２１７、制御信号線２１８の情報に基
づいて、メモリのリ−ドまたはライトを行う。

【０１４０】図２６は主記憶装置のバスアービタおよび
図２７は図２１の状態遷移図を実現するロック状態制御
回路のブロック構成図である。図２６のバスア−ビタ２
０１はリクエスト抑止回路４３０と優先判定回路４３１
を備えている。リクエスト抑止回路４３０はロック状態
制御回路４００からのリクエスト抑止信号３１０ｓ，１
１０ｓが”１”のときバス権要求信号３１０ｒ，１１０
ｒを抑止する。優先判定回路４３１は抑止されなかった
バス権要求信号の中から優先順位の高い順にバス権受付
信号２１０ａ，１１０ａ，３１０ａを”１”にする。

【０１４１】図２７のロック状態制御回路４００は抑止
信号生成回路４０１とフリップ・フロップ４０２（系内
ロック状態か否かを示す）、４０３（系外ロック状態か
否かを示す）、４０４（２重ロック状態か否かを示
す）、ラッチ４０５（ロック元装置番号を示す）とデコ
−ダ４０６と系内でＩＰ００、ＩＰ０１、ＩＯＰ００、
ＩＯＰ０１、ＥＸ０を区別する番号（制御バスＣＢＵＳ
のＲＥＮ部に示された番号）に基づいてＥＸ０であるこ
とを検出するＥＸ検出回路４０７を備えている。

【０１４２】ＲＢＵＳ制御２１０から送られてきた制御
信号線２１８をデコ−ダ４０６でデコ−ドする。制御信
号線２１８のＦＵＮＣフィ−ルドのロックの有・無を示
す情報に基づき、ロックのセット要求付きの場合、ロッ
クセット信号４１３が、ロックのリセット要求付きの場
合、ロックリセット信号４１４が”１”になる。ロック
セット信号４１３が”１”の場合アドレス範囲信号２２
１が”１”か”０”かに従って系内ロック状態を示すフ
リップ・フロップ４０２または系外ロック状態を示すフ
リップ・フロップ４０３がセットされる。またロック元
装置番号を示すラツチ４０５がセットされる。系外ロッ
ク状態を示すフリップ・フロップ４０３がセットされた
後に受け付けたリクエストがＥＸ０からのロックセット
・リクエストであった場合には、ロックセット信号４１
３が”１”になり、ＥＸ検出回路４０７の出力信号４１
５が”１”になる。この結果、２重ロック状態を示すフ
リップ・フロップ４０４がセットされる。

【０１４３】ロックのリセットについて説明する。２重
ロック状態を示すフリップ・フロップ４０４がセットさ
れている場合は、ロックリセット信号４１４が”１”
で、ＥＸ検出回路４０７の出力信号４１５が”１”にな
る場合、すなわちＥＸ０からのリセット要求でリセット
される。系外ロック状態を示すフリップ・フロップ４０
３がセットされている場合は、２重ロック状態を示すフ
リップ・フロップ４０４がセットされていなくて、ロッ
クリセット信号４１４が”１”である場合、リセットさ
れる。系内ロック状態を示すフリップ・フロップ４０２
がセットされている場合は、ロックリセット信号４１４
が”１”である場合、リセットされる。抑止信号生成回
路４０１はフリップ・フロップ４０２、４０３、４０
４、４０５の出力を受信し、抑止信号を生成する。抑止
信号は以下の論理である。

【０１４４】リクエスト抑止信号３１０ｓ＝系内ロック・（ロック元装置番号≠ＥＸ）リクエスト抑止信号１１０ｓ＝系内ロック・（ロック元装置番号≠ＩＰ００）＋系外ロック・（ロック元装置番号≠（ＩＰ００＋ＥＸ０））＋２重ロック（但し、‘・’はアンド、‘＋’はオアを示す。）バス権要求信号２１０ｒに対する抑止信号は存在しな
い。リクエスト抑止信号１１０ｓ以外の抑止信号はリク
エスト抑止信号３１０ｓのタイプである。

【０１４５】自系に属するＭＳ装置に当てたロック付き
アクセスの場合は、ロック付きアクセスであることを示
している制御信号線２１８上のＦＵＮＣフィ−ルドとア
ドレス範囲信号２２１（値が”１”）を受信し、系内ロ
ック状態を示すフリップ・フロップ４０２とロック元装
置番号を示すフリップ・フロップ４０５がセットされ
る。系内ロック状態では抑止信号生成回路４０１は上記
論理に従ってロック元以外の個別バス使用要求の受付を
抑止する。従って、優先判定回路４３１（図２７）のバ
ス権受付信号もロック元に限定される。

【０１４６】図２５ａ、図２５ｂにおいて、送信フォ−
マット生成回路２１３は制御信号線２１８のＦＵＮＣ，
ＲＥＮフィ−ルドの情報とアドレス範囲エラ−信号２２
２に基づきＣＢＵＳのコマンドフォ−マットを生成し、
信号線２１５で送信制御回路２１２に送る。ここでＦＵ
ＮＣフィ−ルドの情報は結果の転送を示すコ−ドに変換
される。

【０１４７】リ−ドが完了するとエンド信号２５１を送
信し、これを受けバス権要求回路２１４はバス権要求信
号２１０ｒをバスア−ビタ２０１に送る。バスア−ビタ
２０１はバス権を受付を判定し、受付けるとバス権受付
信号２１０ａを送信制御回路２１２に送る。送信制御回
路２１２はこれを受け、制御バスＣＢＵＳ０に結果の転
送動作情報、データバスＤＢＵＳ０にリードデータを送
出する。

【０１４８】次にバス結合装置ＥＸ０の動作についてで
あるが、バス結合装置ＥＸ０の構成は第１実施例で述べ
た図５ａ及び図５ｂと同じであり、その動作も第１実施
例で述べた動作と同様であるので、ここでは説明を省略
する。アクセス結果の転送は個別バスの動作のところで
説明した。

【０１４９】（２）他系に属するＭＳ装置に当てたロッ
ク付きアクセスの場合命令プロセッサＩＰ００が主記憶装置ＭＳ１に当てたリ
ードアクセスを行う場合を説明する。命令プロセッサＩ
Ｐ００がまず個別バスＲＢＵＳ０にリードアクセスを送
出する。このアクセスに対し主記憶装置ＭＳ０、バス結
合装置ＥＸ０は独立に判定を行う。

【０１５０】主記憶装置ＭＳ０において、受信制御回路
２１１が個別バスＲＢＵＳ０上のアクセス要求を受信す
ると、アドレス判定回路２２０はアドレス信号線２１６
に送出された絶対アドレスに対し、自系に割り振られた
領域内か否か、またシステムのアドレス空間内か否かを
判定する。ここでは他系に属するＭＳ装置に当てたアク
セスの場合であるので、アドレス範囲信号２２１が０に
なり、アドレス範囲エラ−信号２２２も０になる。メモ
リアクセス起動回路２４０はスタ−ト信号２４１をメモ
リ回路２５０に送らず、受信制御回路２１１内のアクセ
スは破棄される。

【０１５１】他系に属するＭＳ装置に当てたロック付き
アクセスの場合は、ロック付きアクセスであることを示
している制御信号線２１８上のＦＵＮＣフィ−ルドとア
ドレス範囲信号２２１（値が”０”）を受信し、系外ロ
ック状態を示すフリップ・フロップ４０３とロック元装
置番号を示すフリップ・フロップ４０５がセットされ
る。系外ロック状態では抑止信号生成回路４０１は上記
論理に従ってＥＸとロック元以外の個別バス使用要求の
受付を抑止する。従って、優先判定回路４３１（図２
６）のバス権受付信号もロック元またはバス結合装置Ｅ
Ｘ０に限定される。

【０１５２】次にバス結合装置ＥＸ０の動作についてで
あるが、前述したと同様にバス結合装置ＥＸ０の構成は
第１実施例で述べた図５ａ及び図５ｂと同じであり、そ
の動作も第１実施例で述べた動作と同様であるので、こ
こでは説明を省略する。バス結合装置ＥＸ０から送信さ
れた拡張バスＥＢＵＳ上のアクセスに対し系Ｋ１〜３の
バス結合装置ＥＸ１〜３は独立に判定を行う。主記憶装
置ＭＳ１に当てたアクセス要求の場合、バス結合装置Ｅ
Ｘ１がアクセスを受信し、バス結合装置ＥＸ２〜３はア
クセスを破棄する。バス結合装置ＥＸ１の動作は、第１
実施例でバス結合装置ＥＸ１をバス結合装置ＥＸ０に置
き換えて図５ａ及び図５ｂにより説明した動作と同様で
あるので、ここでは説明を省略する。アクセスを受信し
たバス結合装置ＥＸ１が主記憶装置ＭＳ１にロック付き
アクセスを転送する手順は（１）の場合と同様である。
以上、命令プロセッサＩＰ００が主記憶装置ＭＳ１に当
てたアクセスを行う場合を説明した。

【０１５３】（３）他系に属するＭＳ装置に当てたロッ
ク付きアクセスを受け付けた後でバス結合装置からのロ
ック付きアクセスを受けた場合命令プロセッサＩＰ００が他系に属するＭＳ装置に当て
たロック付きアクセスを受け付けた後、バス結合装置か
らのロック付きアクセスを受けた場合を説明する。

【０１５４】このとき、ロック状態制御回路４００のロ
ック状態フリップフロップ４０２、４０３、４０４、４
０５は系外ロック状態を示すフリップ・フロップ４０３
とロック元装置番号を示すフリップ・フロップ４０５が
セットされている。ここでバスアービタ２０１のバス権
受付信号も前述のようにロック元またはバス結合装置Ｅ
Ｘ０に限定される。ここで、バス結合装置ＥＸ０から受
け付けたアクセスがロック付きアクセスであった場合、
ロック状態制御回路４００はロック付きアクセスである
ことを示している制御信号線２１８上のＦＵＮＣフィ−
ルドとリクエスト元がバス結合装置ＥＸ０であることを
示しているＲＥＮフィ−ルドとアドレス範囲信号２２１
（値が”１”）を受信し、２重ロック状態を示すフリッ
プフロップ４０４がセットされる。ロック元装置番号は
変わらない。２重ロック状態では上記論理に従ってＥＸ
以外の個別バス使用要求の受付を抑止する。従って、優
先判定回路４３１のバス権受付信号もバス結合装置ＥＸ
０に限定される。以上、ＩＰまたはＩＯＰがＭＳ装置に
ロック付きアクセスを行う動作を（１）〜（３）に分類
して説明した。

【０１５５】〈第４実施例〉本実施例は、第１実施例の
システムにおいて、バス結合装置にワーク記憶制御回路
を設け、アクセス元のＩＰ、ＩＯＰが他系の主記憶のア
ドレスにリードアクセスをする際、バス結合装置は、ワ
ーク記憶制御回路を参照して該回路のワークメモリに前
記アドレスに対応する情報が存在するときには、該情報
をアクセス元に転送し、他系の主記憶にはアクセスしな
いで済ますようにしている。他の構成等は第１実施例と
同様である。

【０１５６】次に図面を参照して本実施例について説明
する。図２８ａ及び図２８ｂは第１実施例のバス結合装
置にワーク記憶制御回路ＷＳ０を設けた本実施例のブロ
ック構成図である（ＥＸ０〜ＥＸ３は共に同一構成であ
る）。バス結合装置ＥＸ０は、ＲＢＵＳ制御回路３１０，ＥＢ
ＵＳ制御回路３２０，アドレス判定回路３３０、系番号
判定回路３５０、さらにワ−クメモリ制御回路ＷＳ０か
ら構成される。

【０１５７】図２９は、ワ−ク記憶制御回路ＷＳ０の構
成を示すブロック図である。ワ−ク記憶制御回路ＷＳ０
は、他系の主記憶の一部を保持するワ−クメモリ５００
とその他系の主記憶上のアドレスを保持するアドレスア
レイ５１０、アドレス比較回路５１２、制御回路５２０
を備えている。バス結合装置ＥＸ０の制御線３２６は前
記制御回路５２０に、アドレス線３２４は前記アドレス
アレイ５１０、アドレス比較回路５１２、ワ−クメモリ
５００に接続されると共に線５２４により送信制御回路
３２１に接続され、データ線３２５は前記ワ−クメモリ
５００に接続される。制御回路５２０の出力５２６、ワ
−クメモリ５００の出力５２５は送信制御回路３２１に
接続される。アドレス比較回路５１２のアドレス一致信
号５２７は、制御回路５２０に接続されると共にバス権
要求回路３２３および送信制御回路３２１に接続され
る。

【０１５８】次に、ＩＰ又はＩＯＰが主記憶装置へアク
セスする場合の、主記憶装置ＭＳ０、ＭＳ１、バス結合
装置ＥＸ０、ＥＸ１の動作を１．他系主記憶へのリ−ドアクセス２．他系主記憶へのライトアクセス３．自系主記憶へのリ−ドアクセス４．自系主記憶へのライトアクセスの４つの場合に分けて説明する。

【０１５９】１．他系主記憶へのリ−ドアクセス命令プロセッサＩＰ００はＭＳ０のバスア−ビタにリ−
ドアクセス要求を送信し、受付けられると、個別バスＲ
ＢＵＳ０にリ−ドアクセスを送出する。アクセスを行な
うときのコマンドフォーマットは第１実施例で説明した
ものと同様である。このアクセスに対し、主記憶装置Ｍ
Ｓ０，バス結合装置ＥＸ０は独立に判定する。この場合
他系の主記憶へのリ−ドアクセスなので、バス結合装置
ＥＸ０がアクセスを受ける。

【０１６０】個別バスＲＢＵＳ０に送出されたリ−ドア
クセスは、バス結合装置ＥＸ０のＥＢＵＳ制御回路３２
０内の受信制御回路３２２に受信され、アドレス判定回
路３３０は、アドレス信号線３２４上のアドレスに対し
判定する。ここでは、他系に対するアクセスであるので
系外アドレス範囲信号３３２は１になる。アドレス信号
線３２４上のアドレスはまたワ−クメモリ制御回路ＷＳ
０に送られ、ＷＳ０のアドレスアレイ５１０中のアドレ
スと比較される。同時に、ＷＳ０のワ−クメモリ５００
に対してアクセスを行い、リ−ドデ−タが読みだされ、
該リードデータ５２５は送信制御回路３２１に送られ
る。

【０１６１】一致したアドレスが存在すれば、ＷＳ０の
比較器５１２のアドレス一致信号５２７が１となり、デ
−タは有効となって送信制御回路３２１に送られる。Ｗ
Ｓ０の制御回路５２０は制御線３２６上の制御信号を入
力とし、制御信号のうちの要求送信を示すＦＵＮＣ部を
結果の返信を示す信号にし、送信制御回路３２１に送
る。送信制御回路３２１は、アドレス一致信号５２７が
１なので、受信した制御信号５２６を制御バスＣＢＵＳ
ｅに送出し、リ−ドデ−タ５２５をＤＢＵＳｅに送出す
る。これにより、ＥＸ０のＲＢＵＳ制御回路３１０内の
受信制御３１２がリ−ドデ−タを受信する。リ−ドデ−
タは、ＲＢＵＳ０を通じてリクエスト元ＩＰ００に返送
される。

【０１６２】一致したアドレスが存在しない場合は、ア
ドレス一致信号５２７が０となり、アドレスをアドレス
アレイ５１０に登録する。バス権要求回路３２３はアド
レス一致信号５２７が０で、かつ系外アドレス範囲信号
が１のときバス権要求３２０ｒを出力する。そして、送
信制御回路は、アドレス一致信号が０かつ、系外アドレ
ス範囲信号が１なので、制御信号のエラー通知部にリプ
レイスタグを付け制御バスＣＢＵＳｅに、リクエストア
ドレスをＡＢＵＳｅに送出する。リプレイスタグは一致
したアドレスが存在しない場合にリクエストに付加し、
主記憶装置ＭＳ１からのリードデータをワーク記憶に登
録する際の照合に用いる。

【０１６３】バス結合装置ＥＸ１の動作、主記憶装置Ｍ
Ｓ１の動作については第１実施例のところと同様であ
る。Ｋ１の主記憶装置ＭＳ１のリ−ドアクセスが終了す
ると、前述した様に、ＥＸ１のＥＢＵＳ制御回路内の受
信制御回路がリ−ドデ−タを受信し、ＥＸ０に転送後リ
クエスト元ＩＰ００に返送される。

【０１６４】２．他系主記憶へのライトアクセスバス結合装置ＥＸ０、ＥＸ１の動作、主記憶装置ＭＳ
０，ＭＳ１の基本動作は、１．他系主記憶へのリ−ドア
クセスの場合と同様であり、アドレスアレイ中にライト
アクセスの該当アドレスに一致するものが存在すれば、
ワ−クメモリに対してライト動作を行なう。

【０１６５】ライトアクセスの場合は、アドレスアレイ
中にライトアクセスの該当アドレスに一致するものが存
在するか、そうでないかに因らず、常にバス結合装置Ｅ
Ｘ１にライトアクセスを転送し、他系Ｋ１の主記憶ＭＳ
１に書き込みを行なう。他系Ｋ１の主記憶ＭＳ１に書き
込み動作は、Ｋ１主記憶装置のリ−ドアクセスと同様で
あり、リ−ドアクセスがライトアクセスに変わるだけで
ある。

【０１６６】３．自系主記憶へのリ−ドアクセス主記憶装置ＭＳ０の動作は、通常のリ−ドアクセスと同
様である。バス結合装置ＥＸ０の動作は、個別バスＲＢ
ＵＳ０に送出されたリ−ドアクセスが、ＥＢＵＳ制御回
路３２０内の受信制御回路に受信され、アドレス判定回
路は、アドレス信号線３２４に対し、他系に対するアク
セスか否かを判定する。ここでは、自系Ｋ０に対するア
クセスであるので系外アドレス範囲信号は０になる。こ
の場合、ワークメモリにはヒットしないのでアドレス一
致信号は０になる。

【０１６７】送信制御回路は、アドレス一致信号５２７
が０、系外アドレス範囲信号３３２が０なので、リクエ
ストを破棄する。

【０１６８】４．自系主記憶へのライトアクセス主記憶装置ＭＳ０の動作は、通常のライトアクセスと同
様である。

【０１６９】次に、バス結合装置ＥＸ０の動作は、個別
バスＲＢＵＳ０に送出されたライトアクセスは、ＲＢＵ
Ｓ制御回路３１０内の受信制御回路に受信され、アドレ
ス判定回路は、アドレス信号線３２４−０に対し、Ｋ０
かＫ１に対するアクセスかを判定する。ここでは、自系
Ｋ０に対するアクセスであるので系外アドレス範囲信号
は０になる。この場合、ワークメモリにはヒットしない
のでアドレス一致信号は０になる。送信制御回路は、ア
ドレス一致信号５２７が０、系外アドレス範囲信号３３
２が０なので、リクエストを破棄する。

【０１７０】なお、第３実施例は第２実施例、第４実施
例にも適用可能である。また、本発明の各実施例では、
系内の個別バスに主記憶ＭＳ及びバス結合装置ＥＸを接
続し、各系のバス結合装置ＥＸを拡張バスで結合する構
成について説明してきたが、個別バスにバス結合装置Ｅ
Ｘは接続せず、主記憶ＭＳにバス結合装置ＥＸの構成要
素と拡張バスへの接続ポ−トを持ち、各系の主記憶ＭＳ
を拡張バスで結合する装置構成を取るようにしてもよ
く、バス結合装置ＥＸで接続される構成に限定されるも
のではない。最後に、各実施例では系数を４系とした
が、本発明は４系に限定されるものではない。

【０１７１】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載されているような効果を奏する。

【０１７２】本発明に因れば、複数の個別バスを拡張バ
スで結合することにより拡張するバス結合型のデ−タ処
理装置に於いて、系を意識すること無く送出されたＩＰ
またはＩＯＰからのアクセスが、送信されたアクセスの
絶対アドレスに基づき、その絶対アドレスをアドレス範
囲としているＭＳ装置にアクセスすることができる。こ
のため、系の数が一つの場合から複数の場合までバス仕
様の連続性を保ったまま柔軟にシステム構成を拡張でき
るという効果がある。

【０１７３】さらに、サ−ビスプロセッサＳＶＰが各系
毎のＭＳ容量に基づき上記各系毎のＭＳ装置及びＥＸ内
のアドレス範囲レジスタの設定値を算出し、システム立
ち上げ時の初期化手順の一部として上記算出値を上記ア
ドレス範囲レジスタに設定するパスを備えたことによ
り、システムパラメ−タ設定の手順を簡略化し、誤設定
を防ぐ優れた効果がある。

【０１７４】さらに本発明に因れば、ＭＳ装置へのアク
セスのスル−プットを最大限引き出すために、他系内の
バッハァ記憶装置内に自系内のＭＳ装置ののコピ−が存
在する場合に限り、ライトアクセスを系間で転送してチ
ェックすることにより、不必要なスル−プットネックの
発生を防ぐことができるという効果がある。

【０１７５】さらに本発明に因れば、従来のロック制御
方式ではデッドロック状態を生じる、複数の系のＩＰま
たはＩＯＰからのアクセスが拡張バスのバス権を取り合
う場合に、デッドロック状態を回避できるという効果が
ある。

【０１７６】さらに本発明に因れば、他系のＭＳ装置へ
のアクセス（リ−ド）を高速化でき、装置全体のレスポ
ンスタイムを向上させることができる。

【図面の簡単な説明】

【図１ａ】本発明の一実施例のデ−タ処理装置のブロッ
ク構成図の半部分である。

【図１ｂ】本発明の一実施例のデ−タ処理装置のブロッ
ク構成図の他の半部分である。

【図２ａ】デ−タ処理装置のアドレス空間と各系のアド
レス空間の関係図である。

【図２ｂ】デ−タ処理装置のアドレス空間と各系のアド
レス空間の他の関係図である。

【図２ｃ】デ−タ処理装置のアドレス空間と各系のアド
レス空間の他の関係図である。

【図２ｄ】デ−タ処理装置のアドレス空間と各系のアド
レス空間の他の関係図である。

【図３ａ】図１ａ、図１ｂのデ−タ処理装置の個別バス
の構成図の半部分である。

【図３ｂ】図１ａ、図１ｂのデ−タ処理装置の個別バス
の構成図の他の半部分である。

【図３ｃ】個別バスのアドレスバス、デ−タバス、制御
バスのコマンドフォ−マットを示す図である。

【図４ａ】図１ａ、図１ｂの主記憶装置の構成図の半部
分である。

【図４ｂ】図１ａ、図１ｂの主記憶装置の構成図の他の
半部分である。

【図５ａ】図１ａ、図１ｂのバス拡張装置のブロック構
成図の半部分である。

【図５ｂ】図１ａ、図１ｂのバス拡張装置のブロック構
成図の他の半部分である。

【図６】図４ａのアドレス判定回路のブロック構成図で
ある。

【図７】図５ｂのアドレス判定回路のブロック構成図で
ある。

【図８ａ】図４ａのアドレス判定回路の他のブロック構
成図である。

【図８ｂ】アドレス判定回路のアドレス範囲レジスタに
保持される情報の１例を示す図である。

【図８ｃ】アドレス判定回路のアドレス範囲レジスタに
保持される情報の他の１例を示す図である。

【図９】図５ｂのアドレス判定回路の他のブロック構成
図である。

【図１０】図４ａのアドレス判定回路のさらに他のブロ
ック構成図である。

【図１１】図５ｂのアドレス判定回路のさらに他のブロ
ック構成図である。

【図１２ａ】図１ａ、図１ｂのデ−タ処理装置で系が２
つの場合のバス結合装置の別の例のブロック構成図の半
部分である。

【図１２ｂ】図１ａ、図１ｂのデ−タ処理装置で系が２
つの場合のバス結合装置の別の例のブロック構成図の他
の半部分である。

【図１３】本発明の一実施例で個別バスに主記憶装置の
みを接続した系を持つデ−タ処理装置のブロック構成図
である。

【図１４ａ】図１ａ、図１ｂのデ−タ処理装置にバッフ
ァ記憶装置を設けたときの個別バスの構成図の半部分で
ある。

【図１４ｂ】図１ａ、図１ｂのデ−タ処理装置にバッフ
ァ記憶装置を設けたときの個別バスの構成図の他の半部
分である。

【図１５】自系内のアドレス範囲に対するＢＣＣ記憶装
置のセット、リセット及びキャンセル用ライトアクセス
の発行を示すブロック図である。

【図１６】自系内のアドレス範囲に対するＢＣＣ記憶装
置のセット、リセット及びキャンセル用ライトアクセス
の発行の状態遷移図である。

【図１７】他系内のアドレス範囲に対するＢＣＣ記憶装
置のセット、リセット及びキャンセル用ライトアクセス
の発行を示すブロック図である。

【図１８】他系内のアドレス範囲に対するＢＣＣ記憶装
置のセット、リセット及びキャンセル用ライトアクセス
の発行の状態遷移図である。

【図１９ａ】ＢＣＣ記憶制御回路を備えるバス拡張装置
のブロック構成図の半部分である。

【図１９ｂ】ＢＣＣ記憶制御回路を備えるバス拡張装置
のブロック構成図の他の半部分である。

【図２０】ＢＣＣ記憶制御回路のブロック構成図であ
る。

【図２１】図１ａ、図１ｂのデ−タ処理装置の個別バス
のロック状態の状態遷移図系である。

【図２２】図１ａ、図１ｂのデ−タ処理装置で系内ロッ
ク状態を示すブロック図である。

【図２３】図１ａ、図１ｂのデ−タ処理装置で系外ロッ
ク状態を示すブロック図である。

【図２４】図１ａ、図１ｂのデ−タ処理装置で２重ロッ
ク状態を示すブロック図である。

【図２５ａ】ロック状態制御回路を備えた主記憶装置の
構成図の半部分である。

【図２５ｂ】ロック状態制御回路を備えた主記憶装置の
構成図の他の半部分である。

【図２６】主記憶装置のバスアービタのブロック構成図
である。

【図２７】ロック状態制御回路のブロック構成図であ
る。

【図２８ａ】ワーク記憶制御回路を備えるバス結合装置
のブロック構成図の半部分である。

【図２８ｂ】ワーク記憶制御回路を備えるバス結合装置
のブロック構成図の他の半部分である。

【図２９】ワ−ク記憶制御回路のブロック構成図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小杉秀則神奈川県海老名市下今泉810番地株式会社日立製作所オフイスシステム設計開発センタ内 (72)発明者柴田正文神奈川県海老名市下今泉810番地株式会社日立製作所オフイスシステム設計開発センタ内

Claims

【特許請求の範囲】

【請求項１】１つ以上の命令処理装置と１つ以上の入
出力装置と１つ以上の主記憶装置を有し、これらを個別
バスでバス結合した系を複数備え、複数の系間を各系に備えられたバス結合装置と該バス結
合装置間を結ぶ系間転送信号線を介して接続したデ−タ
処理システムに於いて、各系の主記憶装置にはシステムに与えられたアドレス空
間の内の部分アドレス空間が割付けられ、個別バス、転送信号線上のアドレスとして前記部分アド
レス空間における絶対アドレスを用い、前記命令処理装置又は前記入出力装置が送出した個別バ
ス上の主記憶装置アクセスが自系に属する主記憶装置に
当てたアクセスか他系に属する主記憶装置に当てたアク
セスかを絶対アドレスに基づき判定するアドレス判定手
段を前記各主記憶装置およびバス結合装置に備え、主記憶装置のアドレス判定手段が、自系に属する主記憶
装置に当てたアクセスであると判定した場合、主記憶装
置内の個別バス制御回路がアクセスを受信し、主記憶装
置にアクセスを行い、バス結合装置のアドレス判定手段が、個別バス上の主記
憶装置に対するアクセスが他系に属する主記憶装置に当
てたアクセスであると判定した場合、バス結合装置内の
個別バス制御回路がアクセスを受信し、他系のバス結合
装置へのアクセスの転送を行い、上記アクセスに対する判定と受信を主記憶装置とバス結
合装置が独立に行うことを特徴とするデ−タ処理システ
ム。
【請求項２】請求項１記載のデ−タ処理システムにお
いて、前記系が２つ以上存在する場合、前記転送信号線
として前記バス結合装置間をバス線で結合する拡張バス
を備えたことを特徴とするデ−タ処理システム。
【請求項３】請求項１記載のデ−タ処理システムにお
いて、前記系が２つ存在する場合、前記転送信号線とし
て単方向で相対する方向の信号線２組を備えたことを特
徴とするデ−タ処理システム。
【請求項４】請求項２記載のデ−タ処理システムにお
いて、前記バス結合装置のアドレス判定手段は拡張バス
上の主記憶装置へのアクセスが自系に属する主記憶装置
に当てたアクセスであるか否かも判定するよう構成さ
れ、該アドレス判定手段が拡張バス上の主記憶装置への
アクセスが自系に属する主記憶装置に当てたアクセスで
あると判定した場合、前記バス結合装置がアクセスを受
信し、個別バスへの転送を起動するよう構成されている
ことを特徴とするデ−タ処理システム。
【請求項５】請求項１記載のデ−タ処理システムにお
いて、前記主記憶装置のアドレス判定手段に、デ−タ処
理システム内のアドレスの範囲を示すシステムアドレス
範囲レジスタと自系内のアドレスの範囲を示す系内アド
レス範囲レジスタ、および個別バス上のアクセスのアド
レスをシステムアドレス範囲レジスタの内容と比較する
第１の比較手段と個別バス上のアドレスを系内アドレス
範囲レジスタと比較する第２の比較手段を備え、前記主記憶装置は、前記第１の比較手段の出力がアドレ
ス範囲エラ−を示すときアクセス元にエラ−を報告し、
前記第１の比較手段の出力が系内アドレス範囲であるこ
とを示すとき主記憶装置へのアクセスを行いかつアクセ
ス元にアクセス結果を報告するよう構成されたことを特
徴とするデ−タ処理システム。
【請求項６】請求項４記載のデ−タ処理システムにお
いて、前記バス結合装置のアドレス判定手段に、自系内
のアドレスの範囲を示す系内アドレス範囲レジスタ、お
よび個別バス上のアクセスのアドレスと系内アドレス範
囲レジスタの内容を比較する第１の比較手段と前記系間
転送信号線上のアクセスのアドレスと系内アドレス範囲
レジスタの内容を比較する第２の比較手段を備え、前記
バス結合装置は前記第１の比較手段の出力が系外アドレ
ス範囲にあることを示すとき前記個別バス上のアクセス
の他系への転送を起動し、前記第２の比較手段の出力が
系内アドレス範囲にあることを示すとき前記系間転送信
号線上のアクセスの個別バスへの転送を起動するよう構
成されたことを特徴とするデ−タ処理システム。
【請求項７】請求項１記載のデ−タ処理システムにお
いて、前記主記憶装置のアドレス判定手段に、主記憶構
成テ−ブルと判定回路を備え、該主記憶構成テ−ブルには絶対アドレスの一定単位ごと
のアドレスがシステムのどの系の主記憶装置に割り当て
られているかを示す構成情報とデ−タ処理システム内の
アドレスの範囲内か否かを示すシステムアドレスビット
が設けられ、前記判定回路は、前記構成情報と自系の系番号を比較す
る比較手段を備え、該比較手段の出力と前記システムア
ドレスビットとにより個別バス上の主記憶装置へのアク
セスが自系に属する主記憶装置に当てたアクセスである
か、他系に属する主記憶装置に当てたアクセスである
か、デ−タ処理システム内のアドレスの範囲外であるか
を判定するよう構成されたことを特徴とするデ−タ処理
システム。
【請求項８】請求項４記載のデ−タ処理システムにお
いて、前記バス結合装置のアドレス判定手段に、主記憶
構成テ−ブルと比較手段を備え、該主記憶構成テ−ブルには絶対アドレスの一定単位ごと
のアドレスがシステムのどの系の主記憶装置に割り当て
られているかを示す構成情報が設けられ、前記比較手段は前記構成情報と自系の系番号を比較し、前記判定回路は、該比較手段の出力により、個別バス上
の主記憶装置へのアクセスが他系に属する主記憶装置に
当てたアクセスであるか否か、拡張バス上の主記憶装置
へのアクセスが自系に属する主記憶装置に当てたアクセ
スであるか否かを判定するよう構成されたことを特徴と
するデ−タ処理システム。
【請求項９】請求項４記載のデ−タ処理システムにお
いて、前記バス結合装置は系番号判定手段を備え、該系番号判定手段は個別バス上のアクセス結果を受けた
とき、該アクセス結果のアクセス要求元情報に基づき該
アクセス結果が他系に対するものか否かを判定し、判定の結果、前記アクセス結果が他系に対するものであ
るとき、前記バス結合装置は該アクセス結果を拡張バス
上に送出するようにしたことを特徴とするデ−タ処理シ
ステム。
【請求項１０】請求項９記載のデ−タ処理システムに
おいて、前記バス結合装置の系番号判定手段は拡張バス
上のアクセス結果を受けたとき、該アクセス結果のアク
セス要求元情報に基づき該アクセス結果が自系に対する
ものか否かも判定し、判定の結果、前記アクセス結果が自系に対するものであ
るとき、前記バス結合装置は該アクセス結果を個別バス
上に送出するようにしたことを特徴とするデ−タ処理シ
ステム。
【請求項１１】請求項５記載のデ−タ処理システムに
おいて、サ−ビスプロセッサを備え、該サ−ビスプロセッサは、入力されたデ−タ処理システ
ム内のアドレスの範囲および各系の主記憶装置に割り当
てられるアドレス範囲に関するアドレス範囲情報に基づ
きシステムアドレス範囲レジスタおよび各系毎の主記憶
装置の系内アドレス範囲レジスタの設定値を算出し、シ
ステム立ち上げ時に前記算出した値を前記システムアド
レス範囲レジスタおよび系内アドレス範囲レジスタに設
定するようにしたことを特徴とするデ−タ処理システ
ム。
【請求項１２】請求項６記載のデ−タ処理システムに
おいて、サ−ビスプロセッサを備え、該サ−ビスプロセッサは、入力されたデ−タ処理システ
ム内のアドレスの範囲および各系の主記憶装置に割り当
てられるアドレス範囲に関するアドレス範囲情報に基づ
きシステムアドレス範囲レジスタおよび各系毎の主記憶
装置の系内アドレス範囲レジスタの設定値を算出し、シ
ステム立ち上げ時に前記算出した値を前記系内アドレス
範囲レジスタに設定するようにしたことを特徴とするデ
−タ処理システム。
【請求項１３】１つ以上の命令処理装置と１つ以上の
入出力装置と１つ以上の主記憶装置を有し、これらを個
別バスでバス結合した系を一つ以上備えるともに、主記
憶装置のみを有し、これを個別バス上に結合した系を一
つ以上備え、複数の系間を各系に備えられたバス結合装置と該バス結
合装置間を結ぶ系間転送信号線を介して接続したデ−タ
処理システムに於いて、各系の主記憶装置には１つのアドレス空間の内の部分ア
ドレス空間が割付けられ、個別バス、転送信号線上のアドレスとして前記部分アド
レス空間における絶対アドレスを用い、前記命令処理装置又は前記入出力装置が送出した個別バ
ス上の主記憶装置アクセスが自系に属する主記憶装置に
当てたアクセスか他系に属する主記憶装置に当てたアク
セスかを絶対アドレスに基づき判定するアドレス判定手
段を前記各主記憶装置およびバス結合装置に備え、主記憶装置のアドレス判定手段が、自系に属する主記憶
装置に当てたアクセスであると判定した場合、主記憶装
置内の個別バス制御回路がアクセスを受信し、主記憶装
置にアクセスを行い、バス結合装置のアドレス判定手段が、個別バス上の主記
憶装置に対するアクセスが他系に属する主記憶装置に当
てたアクセスであると判定した場合、バス結合装置内の
個別バス制御回路がアクセスを受信し、他系のバス結合
装置へのアクセスの転送を行い、上記アクセスに対する判定と受信を主記憶装置とバス結
合装置が独立に行い、前記主記憶装置のみを有する系は他の系からのアクセス
のみを受けることを特徴とするデ−タ処理システム。
【請求項１４】１つ以上の命令処理装置と１つ以上の
入出力装置と１つ以上の主記憶装置を有し、これらを個
別バスでバス結合した系を複数備え、複数の系間を各系に備えられたバス結合装置と該バス結
合装置間を結ぶ系間転送信号線を介して接続し、各系の主記憶装置にはシステムに与えられたアドレス空
間の内の部分アドレス空間が割付けられ、個別バス、転送信号線上のアドレスとして前記部分アド
レス空間における絶対アドレスを用い、前記命令処理装置又は前記入出力装置が送出した個別バ
ス上の主記憶装置アクセスが自系に属する主記憶装置に
当てたアクセスか他系に属する主記憶装置に当てたアク
セスかを絶対アドレスに基づき判定するアドレス判定手
段を前記各主記憶装置およびバス結合装置に備えたデ−
タ処理システムに於いて、前記命令処理装置または入出力装置内にアドレス空間の
一部コピ−を保持するバッファ記憶装置を備え、前記各バス結合装置は、各バッファ記憶がアドレス空間
のどの一部コピ−を保持しているかを示す情報を保持す
るＢＣＣ記憶装置を有するＢＣＣ記憶制御手段を備え、該ＢＣＣ記憶制御手段は、個別バス上のライトアクセス
に対してバス結合装置のアドレス判定手段が、自系に属
する主記憶装置に当てたアクセスであると判定しかつＢ
ＣＣ記憶装置内の情報が他系に属するバッファ記憶装置
がコピ−を保持していることを示した場合、バス結合装
置内の個別バス制御回路がアクセスを受信して前記系間
転送信号線を介して他系のバス結合装置への前記ライト
アクセスの転送を行なうよう制御し、前記系間転送信号
線上のライトアクセスを受信したバス結合装置のアドレ
ス判定手段が、他系に属する主記憶装置に当てたライト
アクセスであると判定しかつＢＣＣ記憶装置内の情報が
自系に属するバッファ記憶装置がそのコピ−を保持して
いることを示した場合、バス結合装置内の系間転送信号
線制御回路が前記ライトアクセスを受信して個別バスを
介して自系の命令処理装置へ前記ライトアクセスの転送
を行なうよう制御し、命令処理装置は前記ライトアクセスを受信し、バッファ
記憶がそのコピ−を保持している場合，バッファ記憶内
のそのコピ−を更新するかまたはキャンセルすることを
特徴とするデ−タ処理システム。
【請求項１５】請求項１４記載のデ−タ処理システム
において、前記ＢＣＣ記憶制御手段は、個別バス上のリ
ードアクセスに対してバス結合装置のアドレス判定手段
が、他系に属する主記憶装置に当てたアクセスであると
判定したときは、ＢＣＣ記憶装置の前記アクセスされた
アドレスに他系の主記憶装置の内容が自系に属するバッ
ファ記憶装置に在ることを示す情報を書き込むよう制御
し、前記系間転送信号線上のリードアクセスを受信した
バス結合装置のアドレス判定手段が、自系に属する主記
憶装置に当てたリードアクセスであると判定したとき
は、ＢＣＣ記憶装置の前記アクセスされたアドレスに自
系の主記憶装置の内容が他系に属するバッファ記憶装置
に在ることを示す情報を書き込むよう制御することをデ
−タ処理システム。
【請求項１６】１つ以上の命令処理装置と１つ以上の
入出力装置と１つ以上の主記憶装置を有し、これらを個
別バスでバス結合した系を複数備え、複数の系間を各系
に備えられたバス結合装置と該バス結合装置間を結ぶ系
間転送信号線を介して接続し、各系の主記憶装置にはシステムに与えられたアドレス空
間の内の部分アドレス空間が割付けられ、個別バス、転送信号線上のアドレスとして前記部分アド
レス空間における絶対アドレスを用い、前記命令処理装置又は前記入出力装置が送出した個別バ
ス上の主記憶装置アクセスが自系に属する主記憶装置に
当てたアクセスか他系に属する主記憶装置に当てたアク
セスかを絶対アドレスに基づき判定するアドレス判定手
段を前記各主記憶装置およびバス結合装置に備え、前記命令処理装置及び入出力装置と前記バス結合装置か
ら個別バス使用要求をを受け、該要求を許可または抑止
する個別バス使用許可手段を備えたデ−タ処理システム
に於いて、前記個別バス及び個別バス使用許可手段に接続されたロ
ック状態制御手段を備え、該ロック状態制御手段は、系内の命令処理装置又は入出
力装置が送出した個別バス上のロック付きメモリアクセ
スが自系に属する主記憶装置に当てたアクセスであると
判定した場合ロック状態ビットを系内ロック状態にセッ
トし、前記個別バス使用許可手段にロック元以外の個別
バス使用要求を抑止させ、系内の命令処理装置又は入出力装置が送出した個別バス
上のロック付きメモリアクセスが他系に属する主記憶装
置に当てたアクセスであると判定した場合ロック状態ビ
ットを系外ロック状態にセットし、前記個別バス使用許
可手段にバス結合装置とロック元以外の個別バス使用要
求を抑止させ、系外ロック状態で系内のバス結合装置が個別バス上にロ
ック付きメモリアクセスを送出したと判定した場合ロッ
ク状態ビットを２重ロック状態にセットし、前記個別バ
ス使用許可手段に系内のバス結合装置以外の個別バス使
用要求を抑止させるようにしたことを特徴とするデ−タ
処理システム。
【請求項１７】１つ以上の命令処理装置と１つ以上の
入出処理装置と１つ以上の主記憶装置を有し、これらを
個別バスでバス結合した系を複数備え、複数の系間を系間転送信号線を介して接続したデ−タ処
理システムに於いて、各系に、他系主記憶の一部を保持するワ−クメモリと、
ワ−クメモリが保持するデ−タの他系主記憶上のアドレ
スを保持するアドレスアレイを備え、自系内の前記命令処理装置又は入出処理装置から自系に
属する主記憶装置に当てたアクセスの場合、自系内の主
記憶にアクセスを行い、他系に属する主記憶装置に当てたアクセスの場合、アク
セスに該当するアドレスがアドレスアレイ中に存在する
か否かを調べ、存在すれば、ワ−クメモリに対してアク
セスを行い、存在しなければ、他系にアクセス要求を転
送し、他系主記憶へアクセスを行うようにしたことを特
徴とするデ−タ処理システム。
【請求項１８】請求項１７記載のデ−タ処理システム
において、各系にバス結合装置を設け、複数の系間を各
系に備えられたバス結合装置と該バス結合装置間を結ぶ
系間転送信号線を介して接続したことを特徴とするデ−
タ処理システム。
【請求項１９】請求項１７記載のデ−タ処理システム
において、複数の系間を主記憶装置と主記憶装置を結ぶ
系間転送信号線を介して接続したことを特徴とするデ−
タ処理システム。
【請求項２０】１つ以上の命令処理装置と１つ以上の
入出力装置と１つ以上の主記憶装置を有し、これらを個
別バスでバス結合した系を複数備え、複数の系間を各系に備えられたバス結合装置と該バス結
合装置間を結ぶ系間転送信号線を介して接続したデ−タ
処理システムに於いて、各系のバス結合装置に、他系主記憶の一部を保持するワ
−クメモリと、ワ−クメモリが保持するデ−タの他系主
記憶上のアドレスを保持するアドレスアレイを備えるワ
ーク記憶制御手段を設け、自系内の前記命令処理装置又は入出処理装置から自系に
属する主記憶装置に当てたアクセスの場合、自系内の主
記憶にアクセスを行い、他系に属する主記憶装置に当てたアクセスの場合、前記
ワーク記憶制御手段はアクセス対象のアドレスを受け、
該アドレスに該当するアドレスがアドレスアレイ中に存
在するか否かを調べ、存在すれば、ワ−クメモリに対し
てアクセスを行い、存在しなければ、バス結合装置を介
して他系にアクセス要求を転送し、他系主記憶へアクセ
スを行うよう制御することを特徴とするデ−タ処理シス
テム。