JPH05134926A - メモリ・バンクの切替回路 - Google Patents
メモリ・バンクの切替回路Info
- Publication number
- JPH05134926A JPH05134926A JP29353491A JP29353491A JPH05134926A JP H05134926 A JPH05134926 A JP H05134926A JP 29353491 A JP29353491 A JP 29353491A JP 29353491 A JP29353491 A JP 29353491A JP H05134926 A JPH05134926 A JP H05134926A
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- JP
- Japan
- Prior art keywords
- data
- ram
- address
- unit
- capacity
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 ＣＰＵ搭載ユニットのメモリバンクの切替回
路に関し、実装スペースが厳しいＣＰＵユニット内に，
余計な搭載ユニットを増やさず必要なメモリを全て持た
せてタイミング等の遅延差による非同期の問題を解決
し，将来のシステム増設に必要なメモリ容量を確保する
回路の実現を目的とする。 【構成】 単位容量の整数倍の容量の一個のＲＡＭ (1)
と、外部のDATA BUSからの一定ビット数の制御データ(D
0 〜D3)により前記ＲＡＭを所定容量（８k byte)毎に所
定の複数ブロック(16 ブロック) に分割するため前記Ｒ
ＡＭのアドレス(A13〜A16)を指定する制御信号を発生す
るバンク切替制御部(2) とを具え、前記 DATA BUSがア
クセスする所定容量（８k byte)のデータのブロックの
アドレスを、ADDRESS BUS からのアドレス(A0 〜A12)で
指定し、前記所定容量（８k byte）のデータブロックを
所定ビット（８ビット)づつ、前記ＲＡＭのDATA入出力
部（D0,D1,D3,D4,D5 D6,D7）に書き込み読み出してDATA
BUSへ出力するように構成する。
路に関し、実装スペースが厳しいＣＰＵユニット内に，
余計な搭載ユニットを増やさず必要なメモリを全て持た
せてタイミング等の遅延差による非同期の問題を解決
し，将来のシステム増設に必要なメモリ容量を確保する
回路の実現を目的とする。 【構成】 単位容量の整数倍の容量の一個のＲＡＭ (1)
と、外部のDATA BUSからの一定ビット数の制御データ(D
0 〜D3)により前記ＲＡＭを所定容量（８k byte)毎に所
定の複数ブロック(16 ブロック) に分割するため前記Ｒ
ＡＭのアドレス(A13〜A16)を指定する制御信号を発生す
るバンク切替制御部(2) とを具え、前記 DATA BUSがア
クセスする所定容量（８k byte)のデータのブロックの
アドレスを、ADDRESS BUS からのアドレス(A0 〜A12)で
指定し、前記所定容量（８k byte）のデータブロックを
所定ビット（８ビット)づつ、前記ＲＡＭのDATA入出力
部（D0,D1,D3,D4,D5 D6,D7）に書き込み読み出してDATA
BUSへ出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ搭載パネルの単位
メモリの集合体であるメモリ・バンクの切替回路に関す
る。ＣＰＵ搭載パネルは、ＣＰＵが処理するデータ量が
増加するに伴って、可なりの容量のメモリを搭載するこ
とが要求される。この為、単位容量のRAMを複数個有
し、その各 RAMへのアクセスを、搭載パネルにて一括し
てメモリ・バンクの切替えを行うことが必要とされてい
る。
メモリの集合体であるメモリ・バンクの切替回路に関す
る。ＣＰＵ搭載パネルは、ＣＰＵが処理するデータ量が
増加するに伴って、可なりの容量のメモリを搭載するこ
とが要求される。この為、単位容量のRAMを複数個有
し、その各 RAMへのアクセスを、搭載パネルにて一括し
てメモリ・バンクの切替えを行うことが必要とされてい
る。
【０００２】
【従来の技術】従来のＣＰＵユニットにおけるメモリ・
バンクの切替回路は、図４に示す如く、複数n の RAM 1
〜RAM n を一パネルに搭載し、それぞれの RAMを１バン
クとし、1 バンク毎の外部の DATA BUS, ADDRESS BUSと
のアクセス（接続）の切替えを、外部から制御信号CSで
バンク切替レジスタBSR から各チップセレクト信号CSを
送出して行っていた。このため、搭載ユニットのRAMの
実装にスペースの問題があり、必要な数の RAMをＣＰＵ
ユニットに搭載し切れない場合は、ＣＰＵユニットとは
別の、残りの RAMだけを搭載したメモリ・ユニットを設
けていた。
バンクの切替回路は、図４に示す如く、複数n の RAM 1
〜RAM n を一パネルに搭載し、それぞれの RAMを１バン
クとし、1 バンク毎の外部の DATA BUS, ADDRESS BUSと
のアクセス（接続）の切替えを、外部から制御信号CSで
バンク切替レジスタBSR から各チップセレクト信号CSを
送出して行っていた。このため、搭載ユニットのRAMの
実装にスペースの問題があり、必要な数の RAMをＣＰＵ
ユニットに搭載し切れない場合は、ＣＰＵユニットとは
別の、残りの RAMだけを搭載したメモリ・ユニットを設
けていた。
【０００３】
【発明が解決しようとする課題】しかし、RAM の搭載ユ
ニットを別々にすることで、ＣＰＵと各 RAMの間にタイ
ミング等の制御信号に遅延時間差が生じ，各 RAMとの同
期したインターフェースが難しくなると言う問題が生じ
ていた。また、メモリ・ユニットが１枚増えることで、
シェルフ（置棚) に余裕が無くなり，将来のシステムの
増設に対応することが出来なくなる心配があった。本発
明の目的は、実装スペースが厳しいＣＰＵユニット内
に，余計な搭載ユニットを増やさず必要なメモリを全て
持たせてタイミング等の遅延差による非同期の問題を解
決し，将来のシステム増設に必要なメモリ容量を確保す
る回路を実現することにある。
ニットを別々にすることで、ＣＰＵと各 RAMの間にタイ
ミング等の制御信号に遅延時間差が生じ，各 RAMとの同
期したインターフェースが難しくなると言う問題が生じ
ていた。また、メモリ・ユニットが１枚増えることで、
シェルフ（置棚) に余裕が無くなり，将来のシステムの
増設に対応することが出来なくなる心配があった。本発
明の目的は、実装スペースが厳しいＣＰＵユニット内
に，余計な搭載ユニットを増やさず必要なメモリを全て
持たせてタイミング等の遅延差による非同期の問題を解
決し，将来のシステム増設に必要なメモリ容量を確保す
る回路を実現することにある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明の基本構成を図１の原理図に示す。図中、１は、単
位容量の整数倍の大容量の一個のメモリＲＡＭであり、
CPU BUS のDATA BUSの例えば４ビットの制御データDATA
の設定により、その内部が複数（最大24=16)のブロック
に分割されるＲＡＭである。２は、バンク切替のための
制御信号を発生するバンク切替制御部であり、DATA BUS
からの例えば４ビット制御データ( D0,D 1,D2,D3)によ
り、前記のＲＡＭを複数（最大16）ブロックに分割する
ため,ＲＡＭのアドレス部 A13〜A16 に書き込む制御信
号を発生する。そしてDATA BUSがアクセスする一定ビッ
ト数( 例えば８k byte)のデータのブロックのアドレス
を、ADDRESS BUS からのアドレス A0 〜A12で指定し、
例えば８ビット( 1 byte)毎に、ＲＡＭの DATA入出力部
D0,D1,D3,D4,D5 D6,D7に書き込み、読み出してDATA BUS
へ出力するように構成する。
発明の基本構成を図１の原理図に示す。図中、１は、単
位容量の整数倍の大容量の一個のメモリＲＡＭであり、
CPU BUS のDATA BUSの例えば４ビットの制御データDATA
の設定により、その内部が複数（最大24=16)のブロック
に分割されるＲＡＭである。２は、バンク切替のための
制御信号を発生するバンク切替制御部であり、DATA BUS
からの例えば４ビット制御データ( D0,D 1,D2,D3)によ
り、前記のＲＡＭを複数（最大16）ブロックに分割する
ため,ＲＡＭのアドレス部 A13〜A16 に書き込む制御信
号を発生する。そしてDATA BUSがアクセスする一定ビッ
ト数( 例えば８k byte)のデータのブロックのアドレス
を、ADDRESS BUS からのアドレス A0 〜A12で指定し、
例えば８ビット( 1 byte)毎に、ＲＡＭの DATA入出力部
D0,D1,D3,D4,D5 D6,D7に書き込み、読み出してDATA BUS
へ出力するように構成する。
【０００５】
【作用】本発明では、後述の実施例の如く、単位容量の
整数倍の大容量（実施例では８bit x 128k =１M bit)の
メモリ1 のＲＡＭを、バンク切替制御部2 がDATA BUSの
一定ビット数の制御DATA（実施例では４ビットD0〜D3)
を入力し発生する制御信号により、ＲＡＭ内のアドレス
(A13〜A16)を指定し、所定の複数のブロック（実施例で
は16バンク)に分割することで、一定の小容量（実施例
では８k byte) のメモリの複数個（実施例では16個）を
使用して、１バンク( ８k ) 単位で切り替えることと同
様の動作を行い、1 バンク単位で、DATA BUSのデータを
ＲＡＭ１に書き込み読み出す。
整数倍の大容量（実施例では８bit x 128k =１M bit)の
メモリ1 のＲＡＭを、バンク切替制御部2 がDATA BUSの
一定ビット数の制御DATA（実施例では４ビットD0〜D3)
を入力し発生する制御信号により、ＲＡＭ内のアドレス
(A13〜A16)を指定し、所定の複数のブロック（実施例で
は16バンク)に分割することで、一定の小容量（実施例
では８k byte) のメモリの複数個（実施例では16個）を
使用して、１バンク( ８k ) 単位で切り替えることと同
様の動作を行い、1 バンク単位で、DATA BUSのデータを
ＲＡＭ１に書き込み読み出す。
【０００６】
【実施例】図２は本発明の実施例のメモリ・バンクの切
替回路の構成図である。図中、１はバンクメモリのＲＡ
Ｍであり、８bit( 1 byte) x 128k の構成を有し、全体
で1 Mbit（128k byte)の容量を持っている。切替単位の
１バンクの容量を、例えば８k byteとすると、１のＲＡ
Ｍは 16 ブロックに分割することが出来る。16ブロック
に分割された各バンクの選択は、２のバンク切替制御部
のレジスタにおいて、DATA BUSからの最大値16の４ビッ
トの制御DATAのD0,D1,D2,D3の設定により、レジスタ2
から４ビット制御信号を出力してＲＡＭ１のアドレス部
A13,A14,A15,A16 に入力し、DATA BUSがアクセスする８
k byte単位のデータを16ブロックの各々に、ADDRESS BU
S からのアドレス A0 〜A12で、ＲＡＭのアドレス部 A0
〜A12を指定して、８k byte単位のデータを８ビット毎
に、DATA入出力部D0,D1,D3 ,D4,D5 D6,D7に書き込み、読
み出してDATA BUSへ出力する。図３のメモリ構成図は、
１の１Mbyte のＲＡＭを、８k byte単位で 16分割した
バンクページ #0〜#15 を示したものであり、将来、要
求に応じ８k byte単位で 128k byteまで、増設される。
替回路の構成図である。図中、１はバンクメモリのＲＡ
Ｍであり、８bit( 1 byte) x 128k の構成を有し、全体
で1 Mbit（128k byte)の容量を持っている。切替単位の
１バンクの容量を、例えば８k byteとすると、１のＲＡ
Ｍは 16 ブロックに分割することが出来る。16ブロック
に分割された各バンクの選択は、２のバンク切替制御部
のレジスタにおいて、DATA BUSからの最大値16の４ビッ
トの制御DATAのD0,D1,D2,D3の設定により、レジスタ2
から４ビット制御信号を出力してＲＡＭ１のアドレス部
A13,A14,A15,A16 に入力し、DATA BUSがアクセスする８
k byte単位のデータを16ブロックの各々に、ADDRESS BU
S からのアドレス A0 〜A12で、ＲＡＭのアドレス部 A0
〜A12を指定して、８k byte単位のデータを８ビット毎
に、DATA入出力部D0,D1,D3 ,D4,D5 D6,D7に書き込み、読
み出してDATA BUSへ出力する。図３のメモリ構成図は、
１の１Mbyte のＲＡＭを、８k byte単位で 16分割した
バンクページ #0〜#15 を示したものであり、将来、要
求に応じ８k byte単位で 128k byteまで、増設される。
【０００７】
【発明の効果】以上説明した如く、本発明によれば、実
装スペースが厳しいＣＰＵ搭載ユニットにおいてバンク
切替の必要に迫られた時に１個の容量の大きいＲＡＭを
使用することが出来るので、実装スペースを増やさなく
て済む効果が得られる。また、小容量のＲＡＭを多数使
用する場合よりも低コストとなり、また、別のメモリ・
ユニットを製作しなくて済むので、大きなコストダウン
の効果を得ることが出来る。
装スペースが厳しいＣＰＵ搭載ユニットにおいてバンク
切替の必要に迫られた時に１個の容量の大きいＲＡＭを
使用することが出来るので、実装スペースを増やさなく
て済む効果が得られる。また、小容量のＲＡＭを多数使
用する場合よりも低コストとなり、また、別のメモリ・
ユニットを製作しなくて済むので、大きなコストダウン
の効果を得ることが出来る。
【図１】 本発明のメモリ・バンクの切替回路の基本構
成を示す原理図
成を示す原理図
【図２】 本発明の実施例のメモリ・バンクの切替回路
の構成図
の構成図
【図３】 本発明の実施例のバンクメモリＲＡＭの分割
図
図
【図４】 従来のメモリ・バンクの切替回路の構成図
１はバンクメモリのＲＡＭ、２はバンク切替制御部のレ
ジスタである。
ジスタである。
Claims (1)
- 【請求項１】 単位容量のメモリの集合体であるメモリ
・バンクの切替回路であって、単位容量の整数倍の容量
の一個のＲＡＭ (1)と、外部のDATA BUSからの一定ビッ
ト数の制御データ(D0 〜D3)により前記ＲＡＭを所定容
量（８k byte)毎に所定の複数ブロック(16 ブロック)
に分割するため前記ＲＡＭのアドレス(A13〜A16)を指定
する制御信号を発生するバンク切替制御部(2)とを具
え、前記 DATA BUSがアクセスする所定容量（８kbyte)
のデータのブロックのアドレスを、ADDRESS BUS からの
アドレス(A0 〜A12)で指定し、前記所定容量（８k byt
e）のデータブロックを所定ビット（８ビット)づつ、前
記ＲＡＭのDATA入出力部（D0,D1,D3,D4,D5 D6,D7）に書
き込み読み出してDATA BUSへ出力することを特徴とした
メモリ・バンクの切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29353491A JPH05134926A (ja) | 1991-11-11 | 1991-11-11 | メモリ・バンクの切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29353491A JPH05134926A (ja) | 1991-11-11 | 1991-11-11 | メモリ・バンクの切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134926A true JPH05134926A (ja) | 1993-06-01 |
Family
ID=17795990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29353491A Withdrawn JPH05134926A (ja) | 1991-11-11 | 1991-11-11 | メモリ・バンクの切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6092046A (en) * | 1997-03-21 | 2000-07-18 | Mitsubishi Denki Kabushiki Kaisha | Sound data decoder for efficient use of memory |
| CN102079882A (zh) * | 2009-11-27 | 2011-06-01 | 东洋油墨制造株式会社 | 酞菁系颜料粗制物的制造方法 |
-
1991
- 1991-11-11 JP JP29353491A patent/JPH05134926A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6092046A (en) * | 1997-03-21 | 2000-07-18 | Mitsubishi Denki Kabushiki Kaisha | Sound data decoder for efficient use of memory |
| CN102079882A (zh) * | 2009-11-27 | 2011-06-01 | 东洋油墨制造株式会社 | 酞菁系颜料粗制物的制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |