JPH05142572A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05142572A JPH05142572A JP30731291A JP30731291A JPH05142572A JP H05142572 A JPH05142572 A JP H05142572A JP 30731291 A JP30731291 A JP 30731291A JP 30731291 A JP30731291 A JP 30731291A JP H05142572 A JPH05142572 A JP H05142572A
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- liquid crystal
- pixel
- crystal display
- display device
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 画素部のスイッチ素子の保持期間中のリーク
電流を大幅に減少させ、リーク電流による画素電極の電
位変化を抑え、良好な画像品質を得る。 【構成】 画素電極と信号線間にスイッチ素子とが接続
され、該スイッチ素子は直列に接続された少なくとも 2
個の薄膜ＭＯＳトランジスタから形成され、少なくとも
2個の薄膜ＭＯＳトランジスタのゲート電極が同一のゲ
ート線に接続され、トランジスタどうしの接続部と前記
ゲート線との間に薄膜整流素子を有している。
電流を大幅に減少させ、リーク電流による画素電極の電
位変化を抑え、良好な画像品質を得る。 【構成】 画素電極と信号線間にスイッチ素子とが接続
され、該スイッチ素子は直列に接続された少なくとも 2
個の薄膜ＭＯＳトランジスタから形成され、少なくとも
2個の薄膜ＭＯＳトランジスタのゲート電極が同一のゲ
ート線に接続され、トランジスタどうしの接続部と前記
ゲート線との間に薄膜整流素子を有している。
Description
【０００１】
【産業上の利用分野】本発明は、ＯＡ機器の画像表示部
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
【０００２】
【従来の技術】多結晶シリコン薄膜トランジスタを用い
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどからＯＡ機器の画像表示部や家庭用テ
レビなどに多く使用されている。このため、この方式の
液晶表示装置の高速化、高品位化が望まれている。
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどからＯＡ機器の画像表示部や家庭用テ
レビなどに多く使用されている。このため、この方式の
液晶表示装置の高速化、高品位化が望まれている。
【０００３】駆動回路部と画素部とを有する従来のアク
ティブマトリクス方式の液晶表示装置の等価回路図を図
４に示す。
ティブマトリクス方式の液晶表示装置の等価回路図を図
４に示す。
【０００４】駆動回路部は多結晶シリコン薄膜トランジ
スタによるＣＭＯＳ回路で垂直駆動回路と水平駆動回路
よりなっている。垂直駆動回路はシフトレジスタ１とゲ
ート駆動用のバッファ２とから、水平駆動回路はシフト
レジスタ３、信号線選択用のアナログスイッチ４および
信号電位保持用容量５とからなっている。
スタによるＣＭＯＳ回路で垂直駆動回路と水平駆動回路
よりなっている。垂直駆動回路はシフトレジスタ１とゲ
ート駆動用のバッファ２とから、水平駆動回路はシフト
レジスタ３、信号線選択用のアナログスイッチ４および
信号電位保持用容量５とからなっている。
【０００５】画素部は各画素について 2個の薄膜トラン
ジスタ６ａ，６ｂを直列に接続したアナログスイッチ、
液晶セル７、および蓄積容量８を有している。
ジスタ６ａ，６ｂを直列に接続したアナログスイッチ、
液晶セル７、および蓄積容量８を有している。
【０００６】上記構成において、駆動回路部のトランジ
スタについては必要な動作速度で回路を動作させるため
に十分大きな電流駆動能力が、画素部のアナログスイッ
チについてはＯＮ時に画素部の容量を充電するための十
分大きな電流駆動能力と、ＯＦＦ時に画素電位を保持す
るための十分小さなＯＦＦ電流が必要となる。
スタについては必要な動作速度で回路を動作させるため
に十分大きな電流駆動能力が、画素部のアナログスイッ
チについてはＯＮ時に画素部の容量を充電するための十
分大きな電流駆動能力と、ＯＦＦ時に画素電位を保持す
るための十分小さなＯＦＦ電流が必要となる。
【０００７】ＯＦＦ電流の値としては、たとえばＮＴＳ
Ｃ方式のテレビの場合を考えると、書き込み周期 1／60
ｓｅｃ、画素容量 0.2ｐＦとして、スイッチ素子のＯＦ
Ｆ抵抗が1012Ω程度必要となり、ＯＦＦ電流としても10
-12 Ａ台が要求される。なお、この時の液晶セルを駆動
するための駆動条件は、駆動方法や液晶、薄膜トランジ
スタの特性等によって変わるが、緩い条件を考えた場合
でも、ソースとドレイン間の電圧が 0〜5 Ｖ、ゲート電
圧が -5 〜5 Ｖ程度の範囲で動くことが必要となる。
Ｃ方式のテレビの場合を考えると、書き込み周期 1／60
ｓｅｃ、画素容量 0.2ｐＦとして、スイッチ素子のＯＦ
Ｆ抵抗が1012Ω程度必要となり、ＯＦＦ電流としても10
-12 Ａ台が要求される。なお、この時の液晶セルを駆動
するための駆動条件は、駆動方法や液晶、薄膜トランジ
スタの特性等によって変わるが、緩い条件を考えた場合
でも、ソースとドレイン間の電圧が 0〜5 Ｖ、ゲート電
圧が -5 〜5 Ｖ程度の範囲で動くことが必要となる。
【０００８】このような多結晶シリコン薄膜トランジス
タの電流電圧特性の一例を図５に示す。図５はチャンネ
ル幅（Ｗ）とチャンネル長（Ｌ）の比（Ｗ／Ｌ）が 4／
5 、酸化物層の厚さ（ｔｏｘ）が 450（オングストロー
ム）のＮＭＯＳについて、ドレイン電圧（ＶD ）をパラ
メータとして、ドレイン電流（ＩD ）のゲート電圧（Ｖ
G ）依存性を発明者等が測定した実験結果である。
タの電流電圧特性の一例を図５に示す。図５はチャンネ
ル幅（Ｗ）とチャンネル長（Ｌ）の比（Ｗ／Ｌ）が 4／
5 、酸化物層の厚さ（ｔｏｘ）が 450（オングストロー
ム）のＮＭＯＳについて、ドレイン電圧（ＶD ）をパラ
メータとして、ドレイン電流（ＩD ）のゲート電圧（Ｖ
G ）依存性を発明者等が測定した実験結果である。
【０００９】アモルファスシリコンと比べて 1〜2 桁移
動度が高い多結晶シリコンは高いＯＮ電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
動度が高い多結晶シリコンは高いＯＮ電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
【００１０】図５の特性を見るとゲート逆バイアス時に
は明らかにＯＦＦ電流が10-12 Ａ台を越えている。たと
えば、ドレイン電圧 6.05 Ｖの場合にはゲート電圧 -5
ＶでＯＦＦ電流は10-10Ａ台に達している。
は明らかにＯＦＦ電流が10-12 Ａ台を越えている。たと
えば、ドレイン電圧 6.05 Ｖの場合にはゲート電圧 -5
ＶでＯＦＦ電流は10-10Ａ台に達している。
【００１１】このため従来の多結晶シリコン薄膜トラン
ジスタを用いたアクティブマトリクス方式の液晶表示装
置は、トランジスタを直列に 2個接続し、ドレイン近傍
にかかる電界を分割により緩和させる対策をしていた。
ジスタを用いたアクティブマトリクス方式の液晶表示装
置は、トランジスタを直列に 2個接続し、ドレイン近傍
にかかる電界を分割により緩和させる対策をしていた。
【００１２】
【発明が解決しようとする課題】しかしながら、トラン
ジスタを直列に 2個接続したとしても、ドレイン電圧は
1個の場合の半分程度までしか減らすことができず、基
本的な解決策とはなっていない。また、トランジスタの
数を３個以上に増やしてもゲート電圧が共通であるため
単純にドレイン電圧が 1／3 になるような効果は得られ
ず、 2個の場合に比べＯＦＦ電流が若干小さくなる程度
の効果しかない。このような薄膜トランジスタを用いて
液晶表示装置を作成すると、画素電位が保持時間中に変
化する事によって画像品質が劣化したり、極端な場合に
は画像が表示できなくなるという問題が生じていた。
ジスタを直列に 2個接続したとしても、ドレイン電圧は
1個の場合の半分程度までしか減らすことができず、基
本的な解決策とはなっていない。また、トランジスタの
数を３個以上に増やしてもゲート電圧が共通であるため
単純にドレイン電圧が 1／3 になるような効果は得られ
ず、 2個の場合に比べＯＦＦ電流が若干小さくなる程度
の効果しかない。このような薄膜トランジスタを用いて
液晶表示装置を作成すると、画素電位が保持時間中に変
化する事によって画像品質が劣化したり、極端な場合に
は画像が表示できなくなるという問題が生じていた。
【００１３】本発明は、特にゲートに逆バイアスが印加
された時に大きくなる画素部の薄膜トランジスタのＯＦ
Ｆ電流により、必要とされる保持時間の間、画素電位を
保持することができないという問題を解決するためにな
されたものであり、画素部のスイッチ素子の保持期間中
のリーク電流を大幅に減少させ、リーク電流による画素
電極の電位変化を抑え、良好な画像品質をもつ液晶表示
装置を提供することを目的とする。
された時に大きくなる画素部の薄膜トランジスタのＯＦ
Ｆ電流により、必要とされる保持時間の間、画素電位を
保持することができないという問題を解決するためにな
されたものであり、画素部のスイッチ素子の保持期間中
のリーク電流を大幅に減少させ、リーク電流による画素
電極の電位変化を抑え、良好な画像品質をもつ液晶表示
装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の液晶表示装置
は、基板の同一面上に、マトリックス状に形成された複
数の画素部と、前記複数の画素部の周辺に形成された駆
動回路部と、前記画素部と前記駆動回路部とを電気的に
接続する信号線とゲート線とが形成されてなる液晶表示
装置において、前記画素部を構成するスイッチ素子が直
列に接続された少なくとも 2個の薄膜ＭＯＳトランジス
タから形成され、前記画素部を構成する画素電極と前記
信号線間に前記スイッチ素子が接続され、前記少なくと
も 2個の薄膜ＭＯＳトランジスタのゲート電極が同一の
ゲート線に接続されており、前記少なくとも 2個の薄膜
ＭＯＳトランジスタどうしの接続部と前記ゲート線との
間に薄膜整流素子を有していることを特徴とする。
は、基板の同一面上に、マトリックス状に形成された複
数の画素部と、前記複数の画素部の周辺に形成された駆
動回路部と、前記画素部と前記駆動回路部とを電気的に
接続する信号線とゲート線とが形成されてなる液晶表示
装置において、前記画素部を構成するスイッチ素子が直
列に接続された少なくとも 2個の薄膜ＭＯＳトランジス
タから形成され、前記画素部を構成する画素電極と前記
信号線間に前記スイッチ素子が接続され、前記少なくと
も 2個の薄膜ＭＯＳトランジスタのゲート電極が同一の
ゲート線に接続されており、前記少なくとも 2個の薄膜
ＭＯＳトランジスタどうしの接続部と前記ゲート線との
間に薄膜整流素子を有していることを特徴とする。
【００１５】本発明において、少なくとも 2個の薄膜Ｍ
ＯＳトランジスタどうしの接続部と前記ゲート線との間
に配設される薄膜整流素子は、ダイオード等が利用で
き、特に駆動部や画素部を構成する薄膜トランジスタの
製造プロセスと兼用できる点でＭＯＳダイオードを用い
るのが有用である。
ＯＳトランジスタどうしの接続部と前記ゲート線との間
に配設される薄膜整流素子は、ダイオード等が利用で
き、特に駆動部や画素部を構成する薄膜トランジスタの
製造プロセスと兼用できる点でＭＯＳダイオードを用い
るのが有用である。
【００１６】また薄膜整流素子の整流方向は、 2個の薄
膜ＭＯＳトランジスタがＯＦＦの時、ＯＮとなる方向に
する。
膜ＭＯＳトランジスタがＯＦＦの時、ＯＮとなる方向に
する。
【００１７】なお、薄膜トランジスタの活性層は多結晶
シリコン膜が好ましく、多結晶シリコン薄膜の成膜は減
圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で行う。
その際最初から多結晶シリコン薄膜を成膜せずに、アモ
ルファス（非晶質）シリコン薄膜を成膜させ、 600℃程
度で固相成長を行い多結晶化する方法、シリコンイオン
をイオン注入した後に固相成長させる方法等を用いるこ
とにより移動度のおおきな半導体薄膜を得ることができ
る。ゲート絶縁膜は熱酸化膜を用いているが、常圧ＣＶ
Ｄ法等で作成した堆積膜を用いることもできる。ゲート
電極は不純物を添加し低抵抗化した多結晶シリコン膜を
用いている。ソース、ドレインの形成はゲート電極形成
後にゲート電極をマスクに使って活性種を打ち込む（セ
ルフアライン方式）ことによって行っている。ソース、
ドレイン形成後、常圧ＣＶＤ法による酸化膜等で層間絶
縁膜を形成し、コンタクトホールの形成、Ａl 膜の形
成、パターンニングを行なうことによってソース、ドレ
イン電極を形成している。
シリコン膜が好ましく、多結晶シリコン薄膜の成膜は減
圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で行う。
その際最初から多結晶シリコン薄膜を成膜せずに、アモ
ルファス（非晶質）シリコン薄膜を成膜させ、 600℃程
度で固相成長を行い多結晶化する方法、シリコンイオン
をイオン注入した後に固相成長させる方法等を用いるこ
とにより移動度のおおきな半導体薄膜を得ることができ
る。ゲート絶縁膜は熱酸化膜を用いているが、常圧ＣＶ
Ｄ法等で作成した堆積膜を用いることもできる。ゲート
電極は不純物を添加し低抵抗化した多結晶シリコン膜を
用いている。ソース、ドレインの形成はゲート電極形成
後にゲート電極をマスクに使って活性種を打ち込む（セ
ルフアライン方式）ことによって行っている。ソース、
ドレイン形成後、常圧ＣＶＤ法による酸化膜等で層間絶
縁膜を形成し、コンタクトホールの形成、Ａl 膜の形
成、パターンニングを行なうことによってソース、ドレ
イン電極を形成している。
【００１８】本発明の液晶表示装置において、画素電極
および対向電極となる透明導電膜はＩＴＯ（Ｉｎｄｉｕ
ｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜、酸化錫（ＳｎＯ2 ）膜な
どが使用できる。
および対向電極となる透明導電膜はＩＴＯ（Ｉｎｄｉｕ
ｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜、酸化錫（ＳｎＯ2 ）膜な
どが使用できる。
【００１９】
【作用】上記の液晶表示装置においては、前記薄膜トラ
ンジスタがＯＦＦ状態になると、薄膜トランジスタと整
流素子の接続点の電位は整流素子によってゲート線の電
位とほぼ等しくなる。そのため直列に接続された複数個
の薄膜トランジスタの内の少なくとも 2個の薄膜トラン
ジスタについてはソース電位とゲート電位がほぼ等しく
なりゲート電極に逆バイアス電位が印加されないため、
良好なカットオフ特性を得ることができる。また、前記
薄膜トランジスタがＯＮ状態の時には整流素子はＯＦＦ
状態となっているため、ＯＮ時の動作については影響を
及ぼさない。 すなわち、薄膜トランジスタがＯＮ状態
の時ににもＯＦＦ状態の時にも、画素電位を保持してい
る期間中に画素部の薄膜トランジスタのゲート電極に逆
バイアス電圧が印加されないことになる。
ンジスタがＯＦＦ状態になると、薄膜トランジスタと整
流素子の接続点の電位は整流素子によってゲート線の電
位とほぼ等しくなる。そのため直列に接続された複数個
の薄膜トランジスタの内の少なくとも 2個の薄膜トラン
ジスタについてはソース電位とゲート電位がほぼ等しく
なりゲート電極に逆バイアス電位が印加されないため、
良好なカットオフ特性を得ることができる。また、前記
薄膜トランジスタがＯＮ状態の時には整流素子はＯＦＦ
状態となっているため、ＯＮ時の動作については影響を
及ぼさない。 すなわち、薄膜トランジスタがＯＮ状態
の時ににもＯＦＦ状態の時にも、画素電位を保持してい
る期間中に画素部の薄膜トランジスタのゲート電極に逆
バイアス電圧が印加されないことになる。
【００２０】
【実施例】本発明による液晶表示装置の第一の実施例を
図１、図２および図３を用いて説明する。
図１、図２および図３を用いて説明する。
【００２１】図１は本発明による液晶表示装置の等価回
路図を示す。駆動回路は多結晶シリコン薄膜トランジス
タによるＣＭＯＳ回路で、垂直駆動回路はシフトレジス
タ１とゲート線駆動用のバッファ２とから、水平駆動回
路はシフトレジスタ３、信号線選択用のアナログスイッ
チ４および信号電位保持用容量５とからなっている。画
素部は各画素について 2個のＮＭＯＳ薄膜トランジスタ
６ａ，６ｂによるアナログスイッチ、液晶セル７、蓄積
容量８、および 2個の薄膜トランジスタ６ａ，６ｂの接
続点と、ゲート線９間に挿入された整流素子１０よりな
っている。
路図を示す。駆動回路は多結晶シリコン薄膜トランジス
タによるＣＭＯＳ回路で、垂直駆動回路はシフトレジス
タ１とゲート線駆動用のバッファ２とから、水平駆動回
路はシフトレジスタ３、信号線選択用のアナログスイッ
チ４および信号電位保持用容量５とからなっている。画
素部は各画素について 2個のＮＭＯＳ薄膜トランジスタ
６ａ，６ｂによるアナログスイッチ、液晶セル７、蓄積
容量８、および 2個の薄膜トランジスタ６ａ，６ｂの接
続点と、ゲート線９間に挿入された整流素子１０よりな
っている。
【００２２】上記構成による動作を次に説明する。シフ
トレジスタ１によってゲート線が選択され、選択された
ゲート線の電位はＨｉｇｈレベルに、その他のゲート線
の電位はＬｏｗレベルになる。信号線の電位は、信号入
力端子１２から入力された映像信号がシフトレジスタ３
によって時分割され、信号電位保持用容量５に入力され
た電位となっている。映像信号の電位はＬｏｗレベルと
Ｈｉｇｈレベルの間で設定されるので、Ｈｉｇｈレベル
となったゲート線に接続された薄膜トランジスタはＯＮ
になり、映像信号が液晶セル７および蓄積容量８に入力
される。Ｈｉｇｈレベルとなったゲート線に接続された
整流素子１０については印加電圧が逆バイアスとなるの
で動作しない。Ｌｏｗレベルとなったゲート線に接続さ
れた薄膜トランジスタについては、 2個の薄膜トランジ
スタの接続点の電位が整流素子１０によってＬｏｗレベ
ルに保持されるため、薄膜トランジスタのゲートとソー
ス間の電位差はほぼ 0となり、良好なカットオフ特性が
得られる。
トレジスタ１によってゲート線が選択され、選択された
ゲート線の電位はＨｉｇｈレベルに、その他のゲート線
の電位はＬｏｗレベルになる。信号線の電位は、信号入
力端子１２から入力された映像信号がシフトレジスタ３
によって時分割され、信号電位保持用容量５に入力され
た電位となっている。映像信号の電位はＬｏｗレベルと
Ｈｉｇｈレベルの間で設定されるので、Ｈｉｇｈレベル
となったゲート線に接続された薄膜トランジスタはＯＮ
になり、映像信号が液晶セル７および蓄積容量８に入力
される。Ｈｉｇｈレベルとなったゲート線に接続された
整流素子１０については印加電圧が逆バイアスとなるの
で動作しない。Ｌｏｗレベルとなったゲート線に接続さ
れた薄膜トランジスタについては、 2個の薄膜トランジ
スタの接続点の電位が整流素子１０によってＬｏｗレベ
ルに保持されるため、薄膜トランジスタのゲートとソー
ス間の電位差はほぼ 0となり、良好なカットオフ特性が
得られる。
【００２３】本発明による液晶表示装置の第一の実施例
の画素部の上面図を図２に示す。本実施例は整流素子１
０としてＰＭＯＳ薄膜トランジスタを用いた場合の例を
示す。 直列に接続された 2個のＮＭＯＳ薄膜トランジ
スタ６ａ，６ｂおよび整流素子１０は上ゲート、コプラ
ナー構造となっている。整流素子１０はソースとゲート
間がショートされたＰＭＯＳ薄膜トランジスタで、 2個
の薄膜トランジスタ６ａ，６ｂの接続部とゲート線９と
の間に、ゲート線９がゲート電極となるように形成され
ている。この時整流素子１０は 2個の薄膜トランジスタ
６ａ，６ｂの接続部の電位がゲート線９の電位より高い
時ＯＮ、低い時ＯＦＦとなり、整流素子として動作す
る。６ａ，６ｂと整流素子１０の接続は、導電形が違う
ため直接活性層を通じて行なうことができないので、中
間にＡl 膜を介して行なっている。
の画素部の上面図を図２に示す。本実施例は整流素子１
０としてＰＭＯＳ薄膜トランジスタを用いた場合の例を
示す。 直列に接続された 2個のＮＭＯＳ薄膜トランジ
スタ６ａ，６ｂおよび整流素子１０は上ゲート、コプラ
ナー構造となっている。整流素子１０はソースとゲート
間がショートされたＰＭＯＳ薄膜トランジスタで、 2個
の薄膜トランジスタ６ａ，６ｂの接続部とゲート線９と
の間に、ゲート線９がゲート電極となるように形成され
ている。この時整流素子１０は 2個の薄膜トランジスタ
６ａ，６ｂの接続部の電位がゲート線９の電位より高い
時ＯＮ、低い時ＯＦＦとなり、整流素子として動作す
る。６ａ，６ｂと整流素子１０の接続は、導電形が違う
ため直接活性層を通じて行なうことができないので、中
間にＡl 膜を介して行なっている。
【００２４】蓄積容量８も薄膜トランジスタと同様にＭ
ＯＳ構造で形成されており、ゲート線と別にＣｓ線１３
を用意し、適当なバイアス電圧を印加することによりＭ
ＯＳ容量として用いている。Ｃｓ線１３はゲート線と同
様に不純物を添加し低抵抗化した多結晶シリコン膜を用
いて形成されている。画素電極１４はＩＴＯ（Ｉｎｄｉ
ｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）による透明電極で、同様に
透明電極を形成した対向基板（図示せず）との間に液晶
を封入することにより液晶セルを形成する。信号線１１
はＡl 膜により形成されている。
ＯＳ構造で形成されており、ゲート線と別にＣｓ線１３
を用意し、適当なバイアス電圧を印加することによりＭ
ＯＳ容量として用いている。Ｃｓ線１３はゲート線と同
様に不純物を添加し低抵抗化した多結晶シリコン膜を用
いて形成されている。画素電極１４はＩＴＯ（Ｉｎｄｉ
ｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）による透明電極で、同様に
透明電極を形成した対向基板（図示せず）との間に液晶
を封入することにより液晶セルを形成する。信号線１１
はＡl 膜により形成されている。
【００２５】上記のように、従来例による液晶表示素子
にＰＭＯＳ薄膜トランジスタによる整流素子１０を１個
追加するのみでスイッチ素子のリーク電流を大幅に減ら
すことができる液晶表示装置が得られる。
にＰＭＯＳ薄膜トランジスタによる整流素子１０を１個
追加するのみでスイッチ素子のリーク電流を大幅に減ら
すことができる液晶表示装置が得られる。
【００２６】本発明による液晶表示装置の第二の実施例
の画素部の上面図を図３に示す。本実施例は整流素子１
０としてＮＭＯＳ薄膜トランジスタを用いた場合の例を
示す。 図３において、整流素子１０以外の構造は図２
に示す第一の実施例と同様である。整流素子１０はソー
スとゲート間がショートされたＮＭＯＳ薄膜トランジス
タで、 2個の薄膜トランジスタ６ａ，６ｂの接続部とゲ
ート線９との間に、ゲート電極が 2個の薄膜トランジス
タ６ａ，６ｂの接続部と短絡するように形成されてい
る。この時１０は 2個の薄膜トランジスタ６ａ，６ｂの
接続部の電位がゲート線９の電位より高い時はＯＮ、低
い時はＯＦＦとなり、整流素子として動作する。
の画素部の上面図を図３に示す。本実施例は整流素子１
０としてＮＭＯＳ薄膜トランジスタを用いた場合の例を
示す。 図３において、整流素子１０以外の構造は図２
に示す第一の実施例と同様である。整流素子１０はソー
スとゲート間がショートされたＮＭＯＳ薄膜トランジス
タで、 2個の薄膜トランジスタ６ａ，６ｂの接続部とゲ
ート線９との間に、ゲート電極が 2個の薄膜トランジス
タ６ａ，６ｂの接続部と短絡するように形成されてい
る。この時１０は 2個の薄膜トランジスタ６ａ，６ｂの
接続部の電位がゲート線９の電位より高い時はＯＮ、低
い時はＯＦＦとなり、整流素子として動作する。
【００２７】上記のように、従来例による液晶表示素子
にＮＭＯＳ薄膜トランジスタによる整流素子１０を１個
追加してもスイッチ素子のリーク電流を大幅に減らすこ
とができる液晶表示装置が得られる。
にＮＭＯＳ薄膜トランジスタによる整流素子１０を１個
追加してもスイッチ素子のリーク電流を大幅に減らすこ
とができる液晶表示装置が得られる。
【００２８】また、上記実施例においては整流素子とし
て薄膜トランジスタを用いているが、たとえば活性層に
Ｎ型不純物、Ｐ型不純物を打ち込むことによって作られ
る薄膜ダイオード等も同様に利用することができる。
て薄膜トランジスタを用いているが、たとえば活性層に
Ｎ型不純物、Ｐ型不純物を打ち込むことによって作られ
る薄膜ダイオード等も同様に利用することができる。
【００２９】
【発明の効果】本発明の液晶表示装置は、画素電極と信
号線間にスイッチ素子とが接続され、該スイッチ素子は
直列に接続された少なくとも 2個の薄膜ＭＯＳトランジ
スタから形成され、少なくとも 2個の薄膜ＭＯＳトラン
ジスタのゲート電極が同一のゲート線に接続され、トラ
ンジスタどうしの接続部と前記ゲート線との間に薄膜整
流素子を有しているので、画素部のスイッチ素子の保持
期間中のリーク電流を大幅に減少させることが可能とな
り、リーク電流による画素電極の電位変化を抑え、良好
な画像品質を有する。
号線間にスイッチ素子とが接続され、該スイッチ素子は
直列に接続された少なくとも 2個の薄膜ＭＯＳトランジ
スタから形成され、少なくとも 2個の薄膜ＭＯＳトラン
ジスタのゲート電極が同一のゲート線に接続され、トラ
ンジスタどうしの接続部と前記ゲート線との間に薄膜整
流素子を有しているので、画素部のスイッチ素子の保持
期間中のリーク電流を大幅に減少させることが可能とな
り、リーク電流による画素電極の電位変化を抑え、良好
な画像品質を有する。
【図１】本発明による液晶表示装置の第一の実施例の等
価回路を示す図である。
価回路を示す図である。
【図２】本発明による液晶表示装置の第一の実施例の画
素部の上面を示す図である。
素部の上面を示す図である。
【図３】本発明による液晶表示装置の第二の実施例の画
素部の上面を示す図である。
素部の上面を示す図である。
【図４】従来例による液晶表示装置の等価回路を示す図
である。
である。
【図５】従来の液晶表示装置に用いられている薄膜トラ
ンジスタ（ＮＭＯＳ、Ｗ／Ｌ＝4 ／ 5 （μｍ）、酸化
物層の厚さ；ｔｏｘ＝ 450（オングストローム））のド
レイン電流のゲート電圧依存性を表わす特性図である。
ンジスタ（ＮＭＯＳ、Ｗ／Ｌ＝4 ／ 5 （μｍ）、酸化
物層の厚さ；ｔｏｘ＝ 450（オングストローム））のド
レイン電流のゲート電圧依存性を表わす特性図である。
１………シフトレジスタ、２………バッファ、３………
シフトレジスタ、４………アナログスイッチ、５………
保持用容量、６ａ，６ｂ………薄膜トランジスタ、７…
……液晶セル、８………蓄積容量、９………ゲート線、
１０………整流素子、１１………信号線、１２………信
号入力端子、１３………Ｃｓ線、１４………画素電極。
シフトレジスタ、４………アナログスイッチ、５………
保持用容量、６ａ，６ｂ………薄膜トランジスタ、７…
……液晶セル、８………蓄積容量、９………ゲート線、
１０………整流素子、１１………信号線、１２………信
号入力端子、１３………Ｃｓ線、１４………画素電極。
Claims (1)
- 【請求項１】 基板の同一面上に、マトリックス状に形
成された複数の画素部と、前記複数の画素部の周辺に形
成された駆動回路部と、前記画素部と前記駆動回路部と
を電気的に接続する信号線とゲート線とが形成されてな
る液晶表示装置において、前記画素部を構成するスイッ
チ素子が直列に接続された少なくとも2個の薄膜ＭＯＳ
トランジスタから形成され、前記画素部を構成する画素
電極と前記信号線間に前記スイッチ素子が接続され、前
記少なくとも 2個の薄膜ＭＯＳトランジスタのゲート電
極が同一のゲート線に接続されており、前記少なくとも
2個の薄膜ＭＯＳトランジスタどうしの接続部と前記ゲ
ート線との間に薄膜整流素子を有していることを特徴と
する液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30731291A JPH05142572A (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30731291A JPH05142572A (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05142572A true JPH05142572A (ja) | 1993-06-11 |
Family
ID=17967638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30731291A Withdrawn JPH05142572A (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05142572A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473451A (en) * | 1992-12-22 | 1995-12-05 | Goldstar Co., Ltd. | Active matrix liquid crystal displays having diodes connected between second transistors and second data buses |
| KR100336896B1 (ko) * | 1998-12-30 | 2003-06-12 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자 |
| WO2004042691A1 (ja) * | 2002-11-06 | 2004-05-21 | Mitsubishi Denki Kabushiki Kaisha | サンプルホールド回路およびそれを用いた画像表示装置 |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| WO2006035390A1 (en) * | 2004-09-30 | 2006-04-06 | Koninklijke Philips Electronics N.V. | Liquid crystal display device having deep trench isolated cmos pixel transistors |
| CN106886111A (zh) * | 2017-03-31 | 2017-06-23 | 厦门天马微电子有限公司 | 一种阵列基板、显示面板及显示装置 |
| CN112965309A (zh) * | 2021-02-09 | 2021-06-15 | 深圳市华星光电半导体显示技术有限公司 | 像素结构及液晶显示装置 |
-
1991
- 1991-11-22 JP JP30731291A patent/JPH05142572A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473451A (en) * | 1992-12-22 | 1995-12-05 | Goldstar Co., Ltd. | Active matrix liquid crystal displays having diodes connected between second transistors and second data buses |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| KR100336896B1 (ko) * | 1998-12-30 | 2003-06-12 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자 |
| WO2004042691A1 (ja) * | 2002-11-06 | 2004-05-21 | Mitsubishi Denki Kabushiki Kaisha | サンプルホールド回路およびそれを用いた画像表示装置 |
| US7573451B2 (en) | 2002-11-06 | 2009-08-11 | Mitsubishi Denki Kabushiki Kaisha | Sample hold circuit and image display device using the same |
| WO2006035390A1 (en) * | 2004-09-30 | 2006-04-06 | Koninklijke Philips Electronics N.V. | Liquid crystal display device having deep trench isolated cmos pixel transistors |
| CN106886111A (zh) * | 2017-03-31 | 2017-06-23 | 厦门天马微电子有限公司 | 一种阵列基板、显示面板及显示装置 |
| CN112965309A (zh) * | 2021-02-09 | 2021-06-15 | 深圳市华星光电半导体显示技术有限公司 | 像素结构及液晶显示装置 |
| CN112965309B (zh) * | 2021-02-09 | 2022-04-26 | 深圳市华星光电半导体显示技术有限公司 | 像素结构及液晶显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |