JPH05160732A - Analog-digital converter - Google Patents
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- JPH05160732A JPH05160732A JP31944291A JP31944291A JPH05160732A JP H05160732 A JPH05160732 A JP H05160732A JP 31944291 A JP31944291 A JP 31944291A JP 31944291 A JP31944291 A JP 31944291A JP H05160732 A JPH05160732 A JP H05160732A
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Abstract
(57)【要約】
【目的】本発明は電荷再配分型アナログーデジタル変換
器の回路面積及びサンプリング時間の増大を招くことな
く高分解能化を図ることを目的とする。
【構成】２n 個の単位容量を使用して２の重み付けに基
づく容量値を備えるように構成した複数の容量Ｃの一方
の端子にチョッパ型比較器１、他方の端子に逐次比較制
御部６で制御される切り替え回路４を接続し、各容量Ｃ
にはまずアナログ入力信号Ａinに応じた電荷を充電し、
次いで各容量Ｃに基準電圧信号ＡＶＲを順次入力してア
ナログ入力信号Ａinをデジタル信号に変換する変換器
で、容量Ｃには基準電圧信号ＡＶＲの１／２n の電圧の
第二の基準電圧信号ＡＶＲ２を出力する第二の基準電圧
発生回路５を接続し、基準電圧信号ＡＶＲによる変換後
に第二の基準電圧信号ＡＶＲ２に基づいて変換を行うよ
うに構成する。
(57) [Summary] [Object] An object of the present invention is to achieve high resolution without increasing the circuit area and sampling time of a charge redistribution type analog-digital converter. A chopper type comparator 1 is provided at one terminal of a plurality of capacitors C configured to have a capacitance value based on weighting of 2 using 2 n unit capacitors, and a successive approximation control unit 6 is provided at the other terminal. By connecting the switching circuit 4 controlled by
First, the electric charge according to the analog input signal Ain is charged,
Next, a converter for sequentially inputting the reference voltage signal AVR to each capacitor C and converting the analog input signal Ain into a digital signal. The capacitor C has a second reference voltage signal of 1/2 n of the reference voltage signal AVR. The second reference voltage generation circuit 5 that outputs AVR2 is connected, and the conversion is performed based on the second reference voltage signal AVR2 after conversion by the reference voltage signal AVR.
Description
【０００１】[0001]
【産業上の利用分野】この発明は電荷再配分方式による
逐次比較型アナログーデジタル変換器に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a successive approximation type analog-to-digital converter using a charge redistribution system.
【０００２】近年、マイコンの処理能力の向上にともな
って内蔵されるアナログーデジタル変換器の高分解能化
が要請されている。そして、電荷再配分方式による逐次
比較型アナログーデジタル変換器においても回路面積の
増大を防止しながら高分解能化を図ることが要請されて
いる。In recent years, as the processing capability of microcomputers has improved, there has been a demand for higher resolution of the built-in analog-to-digital converter. Further, in the successive approximation type analog-to-digital converter based on the charge redistribution method, it is required to achieve high resolution while preventing an increase in circuit area.
【０００３】[0003]
【従来の技術】４ビットの電荷再配分型アナログーデジ
タル変換器の従来例を図３に従って説明すると、容量Ｃ
１〜Ｃ５はその容量値が２の重み付けによる値で設定さ
れ、その容量値の比率は８：４：２：１：１に設定され
ている。すなわち、容量Ｃ５，Ｃ４は一つの単位容量１
ｃで構成され、容量Ｃ３は二つの単位容量２ｃで構成さ
れ、容量Ｃ２は４つの単位容量４ｃで構成され、容量Ｃ
１は８つの単位容量８ｃで構成されて計１６個の容量群
で構成されている。2. Description of the Related Art A conventional example of a 4-bit charge redistribution type analog-digital converter will be described with reference to FIG.
The capacitance values of 1 to C5 are set by weighting the value of 2, and the ratio of the capacitance values is set to 8: 4: 2: 1: 1. That is, the capacitors C5 and C4 are one unit capacitor 1
c, the capacitor C3 is composed of two unit capacitors 2c, and the capacitor C2 is composed of four unit capacitors 4c.
1 is composed of eight unit capacities 8c and is composed of a total of 16 capacity groups.
【０００４】各容量Ｃ１〜Ｃ５の一方の端子はチョッパ
型比較器１に接続されている。そのチョッパ型比較器１
はインバータ回路２と同インバータ回路２に対し並列に
接続されるＮチャネルＭＯＳトランジスタＴrcとで構成
され、同チョッパ型比較器１の出力信号ＯＵＴが入力さ
れる逐次比較制御部（図示しない）の動作に基づいてト
ランジスタＴrcのオン・オフ動作が制御される。One terminal of each of the capacitors C1 to C5 is connected to the chopper type comparator 1. The chopper type comparator 1
Is composed of an inverter circuit 2 and an N-channel MOS transistor Trc connected in parallel to the inverter circuit 2, and the operation of a successive approximation control unit (not shown) to which the output signal OUT of the chopper type comparator 1 is input. The ON / OFF operation of the transistor Trc is controlled based on the above.
【０００５】前記各容量Ｃ１〜Ｃ５の他方の端子は前記
逐次比較制御部により制御される切り替え回路３ａ〜３
ｅに接続され、それぞれ基準電源電圧ＡＶＲと、同基準
電源電圧ＡＶＲとグランドＧのレベルとの間で変動する
アナログ入力信号Ａinと、グランドＧとのいずれかのレ
ベルが入力されるように切り替えられる。The other terminals of the capacitors C1 to C5 are switching circuits 3a to 3 controlled by the successive approximation control unit.
and a reference power supply voltage AVR, an analog input signal Ain that fluctuates between the reference power supply voltage AVR and the level of the ground G, and the level of the ground G are switched to be input. ..
【０００６】上記のように構成されたアナログーデジタ
ル変換器の動作を説明すると、まず前記逐次比較制御部
の制御に基づいて切り替え回路３ａ〜３ｅはアナログ入
力信号Ａinに接続されてサンプリング動作が行われ、各
容量Ｃ１〜Ｃ５にはその容量値に応じた電荷が蓄積され
る。このとき、前記トランジスタＴrcはオンされて各容
量Ｃ１〜Ｃ５のチョッパ型比較器１側端子は同チョッパ
型比較器１のしきい値Ｖthに維持されているので、各容
量Ｃ１〜Ｃ５はそのしきい値Ｖthとアナログ入力信号Ａ
inとの差電圧に基づいて充電され、各容量Ｃ１〜Ｃ５の
チョッパ型比較器１側の電極にはマイナスの電荷が蓄積
される。The operation of the analog-to-digital converter configured as described above will be described. First, the switching circuits 3a to 3e are connected to the analog input signal Ain under the control of the successive approximation control unit to perform the sampling operation. That is, charges corresponding to the capacitance value are accumulated in the capacitors C1 to C5. At this time, the transistor Trc is turned on and the terminals of the capacitors C1 to C5 on the side of the chopper type comparator 1 are maintained at the threshold value Vth of the chopper type comparator 1. Threshold value Vth and analog input signal A
It is charged based on the voltage difference with in, and negative charges are accumulated in the electrodes of the capacitors C1 to C5 on the chopper type comparator 1 side.
【０００７】次いで、前記逐次比較制御部の制御に基づ
いてトランジスタＴrcがオフされるとともに「ビット
０」から「ビット３」の４ビットのうち、最上位ビット
すなわち「ビット３」の判定を行うために切り替え回路
３ａは基準電源電圧ＡＶＲに接続され、切り替え回路３
ｂ〜３ｅはグランドＧに接続される。Then, the transistor Trc is turned off based on the control of the successive approximation control unit, and the most significant bit, that is, "bit 3" among the 4 bits "bit 0" to "bit 3" is determined. The switching circuit 3a is connected to the reference power supply voltage AVR, and the switching circuit 3a
b to 3e are connected to the ground G.
【０００８】すると、各容量Ｃ１〜Ｃ５のチョッパ型比
較器１側の電極において容量Ｃ２〜Ｃ５に蓄積されてい
るマイナス電荷が容量Ｃ１に移動する。すなわち、この
動作ではサンプリングされたアナログ入力信号Ａinが基
準電源電圧ＡＶＲの１／２のレベルより高いか否かが判
定され、アナログ入力信号Ａinが基準電源電圧ＡＶＲの
１／２のレベルより高い場合には容量Ｃ１は容量Ｃ２〜
Ｃ５に蓄積されているマイナス電荷を吸収しきれないの
で、チョッパ型比較器１の入力レベルはそのしきい値Ｖ
thより低下し、同チョッパ型比較器１はＨレベルの信号
を前記逐次比較制御部に出力する。Then, the negative charges accumulated in the capacitors C2 to C5 at the electrodes of the capacitors C1 to C5 on the side of the chopper type comparator 1 move to the capacitor C1. That is, in this operation, it is determined whether or not the sampled analog input signal Ain is higher than the half level of the reference power supply voltage AVR, and if the analog input signal Ain is higher than the half level of the reference power supply voltage AVR. The capacitance C1 is the capacitance C2
Since the negative electric charge accumulated in C5 cannot be absorbed, the input level of the chopper type comparator 1 is the threshold value V
The signal level becomes lower than th, and the chopper type comparator 1 outputs an H level signal to the successive approximation control unit.
【０００９】一方、アナログ入力信号Ａinが基準電源電
圧ＡＶＲの１／２のレベルより低い場合には容量Ｃ１は
容量Ｃ２〜Ｃ５に蓄積されているマイナス電荷を吸収し
きってチョッパ型比較器１の入力レベルをそのしきい値
Ｖthより上昇させるので、同チョッパ型比較器１はＬレ
ベルの信号を前記逐次比較制御部に出力する。On the other hand, when the analog input signal Ain is lower than the level of 1/2 of the reference power supply voltage AVR, the capacitor C1 absorbs the negative charge accumulated in the capacitors C2 to C5 and the input of the chopper type comparator 1 is completed. Since the level is raised above the threshold value Vth, the chopper type comparator 1 outputs an L level signal to the successive approximation control unit.
【００１０】次いで、「ビット２」の判定動作を行うた
めに前記判定動作によりサンプリングされたアナログ入
力信号Ａinが基準電源電圧ＡＶＲの１／２のレベルより
高い場合には切り替え回路３ａを基準電源電圧ＡＶＲに
接続し、低い場合には切り替え回路３ａをグランドＧに
接続した状態で切り替え回路３ｂを基準電源電圧ＡＶＲ
に接続し、サンプリングされたアナログ入力信号Ａinが
基準電源電圧ＡＶＲの３／４のレベルより高いか否か、
あるいは１／４のレベルより高いか否かが判定される。Next, when the analog input signal Ain sampled by the determination operation for performing the "bit 2" determination operation is higher than the level of 1/2 of the reference power supply voltage AVR, the switching circuit 3a is switched to the reference power supply voltage. The switching circuit 3b is connected to the AVR, and when it is low, the switching circuit 3a is connected to the ground G and the switching circuit 3b is connected to the reference power supply voltage AVR.
And whether the sampled analog input signal Ain is higher than the level of 3/4 of the reference power supply voltage AVR.
Alternatively, it is determined whether or not the level is higher than the 1/4 level.
【００１１】次いで、同様にして「ビット１」の判定動
作を行うために切り替え回路３ｃを基準電源電圧ＡＶＲ
に接続し、切り替え回路３ａ，３ｂは前記判定結果に基
づいて基準電源電圧ＡＶＲあるいはグランドＧに接続す
ることにより、サンプリングされたアナログ入力信号Ａ
inが８分割された基準電源電圧ＡＶＲのどの範囲に含ま
れるかが判定される。Then, in the same manner, in order to perform the "bit 1" determination operation, the switching circuit 3c is set to the reference power supply voltage AVR.
And the switching circuits 3a and 3b are connected to the reference power supply voltage AVR or the ground G based on the determination result, thereby sampling the analog input signal A.
It is determined in which range of the reference power supply voltage AVR that in is divided into eight.
【００１２】次いで、同様にして「ビット０」の判定動
作を行うために切り替え回路３ｄを基準電源電圧ＡＶＲ
に接続し、切り替え回路３ａ，３ｂ，３ｃは前記判定結
果に基づいて基準電源電圧ＡＶＲあるいはグランドＧに
接続することにより、サンプリングされたアナログ入力
信号Ａinが１６分割された基準電源電圧ＡＶＲのどの範
囲に含まれるかが判定される。Then, in the same manner, in order to perform the "bit 0" determination operation, the switching circuit 3d is set to the reference power supply voltage AVR.
And the switching circuits 3a, 3b, 3c are connected to the reference power supply voltage AVR or the ground G on the basis of the determination result, so that the sampled analog input signal Ain is divided into 16 ranges of the reference power supply voltage AVR. Is determined to be included in.
【００１３】このようにしてアナログ入力信号Ａinが４
ビットのデジタル信号として逐次比較制御部内のレジス
タに順次格納され、同逐次比較制御部から４ビットのデ
ジタル出力信号として出力される。In this way, the analog input signal Ain is 4
A bit digital signal is sequentially stored in a register in the successive approximation control unit, and is output as a 4-bit digital output signal from the successive approximation control unit.
【００１４】[0014]
【発明が解決しようとする課題】上記のようなデジタル
ーアナログ変換器では４ビットのデジタルーアナログ変
換を行うために１６個の単位容量が必要となり、ｎビッ
トの場合には２n 個の単位容量が必要となる。従って、
高分解能化を図るためにデジタル出力信号のビット数を
増大させようとすると必要な単位容量の数が増大して、
アナログ入力信号Ａinをサンプリングするために要する
時間が増大するとともに、回路面積も増大するという問
題点がある。The above digital-to-analog converter requires 16 unit capacitors to perform 4-bit digital-to-analog conversion. In the case of n bits, 2 n units are required. Capacity is required. Therefore,
When trying to increase the number of bits of the digital output signal in order to achieve high resolution, the number of unit capacitors required increases,
There is a problem that the circuit area increases as the time required to sample the analog input signal Ain increases.
【００１５】この発明の目的は、回路面積及びサンプリ
ング時間の増大を招くことなく高分解能化を図り得るデ
ジタル−アナログ変換器を提供することにある。An object of the present invention is to provide a digital-analog converter capable of achieving high resolution without increasing the circuit area and sampling time.
【００１６】[0016]
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、２n 個の単位容量を使用して２の
重み付けに基づく容量値を備えるように構成された複数
の容量Ｃの一方の端子にチョッパ型比較器１を接続し、
他方の端子には逐次比較制御部６で制御される切り替え
回路４を接続し、前記各容量Ｃには前記切り替え回路４
を介してまずアナログ入力信号Ａinを入力して該アナロ
グ入力信号Ａinに応じた電荷を充電し、次いで前記逐次
比較制御部６の制御に基づいて前記各容量Ｃに前記切り
替え回路４を介して基準電圧信号ＡＶＲを順次入力して
前記チョッパ型比較器１で前記アナログ入力信号Ａinを
デジタル信号に変換する電荷再配分型アナログーデジタ
ル変換器で、前記複数の容量Ｃには前記切り替え回路４
を介して前記基準電圧信号ＡＶＲの１／２n の電圧の第
二の基準電圧信号ＡＶＲ２を出力する第二の基準電圧発
生回路５を接続し、前記基準電圧信号ＡＶＲによるデジ
タルーアナログ変換後に前記切り替え回路４を介して前
記第二の基準電圧信号ＡＶＲ２に基づいてデジタルーア
ナログ変換を行うようにしている。FIG. 1 illustrates the principle of the present invention. That is, the chopper type comparator 1 is connected to one terminal of a plurality of capacitors C configured to have a capacitance value based on weighting of 2 using 2 n unit capacitors,
The switching circuit 4 controlled by the successive approximation control unit 6 is connected to the other terminal, and the switching circuit 4 is connected to each of the capacitors C.
First, the analog input signal Ain is input via the switch to charge the charge corresponding to the analog input signal Ain, and then, based on the control of the successive approximation control unit 6, each capacitance C is set as a reference via the switching circuit 4. A charge redistribution type analog-digital converter in which the voltage signal AVR is sequentially input and the chopper type comparator 1 converts the analog input signal Ain into a digital signal. The switching circuit 4 is provided in the plurality of capacitors C.
A second reference voltage generation circuit 5 for outputting a second reference voltage signal AVR2 having a voltage of 1/2 n of the reference voltage signal AVR is connected via the Digital-analog conversion is performed based on the second reference voltage signal AVR2 via the switching circuit 4.
【００１７】[0017]
【作用】アナログ入力信号Ａinにより各容量Ｃに蓄積さ
れた電荷と基準電圧信号ＡＶＲに基づいてまずアナログ
ーデジタル変換を行い、次いで第二の基準電圧信号ＡＶ
Ｒ２に基づいて同様にアナログーデジタル変換を行う
と、２n 個の単位容量で２ｎビットの分解能が得られ
る。The analog-to-digital conversion is first performed on the basis of the electric charge accumulated in each capacitor C by the analog input signal Ain and the reference voltage signal AVR, and then the second reference voltage signal AV.
When performing analog-digital conversion in the same manner on the basis of the R2, the resolution of 2n bits obtained by the 2 n unit volume.
【００１８】[0018]
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment embodying the present invention will now be described with reference to FIG.
Follow the instructions below. The same components as those of the conventional example will be described with the same reference numerals.
【００１９】容量Ｃ６〜Ｃ８はその容量値が２の重み付
けによる値で設定され、その容量値の比率は２：１：１
に設定されている。すなわち、容量Ｃ７，Ｃ８は一つの
単位容量１ｃで構成され、容量Ｃ６は二つの単位容量２
ｃで構成されて計４個の容量群で構成されている。The capacitances C6 to C8 are set by weighting the capacitance value of 2, and the ratio of the capacitance values is 2: 1: 1.
Is set to. That is, the capacitors C7 and C8 are composed of one unit capacitor 1c, and the capacitor C6 is two unit capacitors 2c.
It is composed of c and is composed of a total of four capacitance groups.
【００２０】各容量Ｃ６〜Ｃ８の一方の端子は前記従来
例と同様なチョッパ型比較器１に接続され、逐次比較制
御部の動作に基づいてトランジスタＴrcのオン・オフ動
作が制御される。One terminal of each of the capacitors C6 to C8 is connected to the chopper type comparator 1 similar to the conventional example, and the on / off operation of the transistor Trc is controlled based on the operation of the successive approximation control unit.
【００２１】前記各容量Ｃ６〜Ｃ８の他方の端子は前記
逐次比較制御部により制御される切り替え回路４ａ〜４
ｃに接続され、それぞれ基準電源電圧ＡＶＲと、同基準
電源電圧ＡＶＲとグランドＧのレベルとの間で変動する
アナログ入力信号Ａinと、グランドＧと、第二の基準電
源電圧ＡＶＲ２のいずれかのレベルが入力されるように
切り替えられる。The other terminals of the capacitors C6 to C8 are switching circuits 4a to 4 controlled by the successive approximation control unit.
any of the reference power supply voltage AVR, the analog input signal Ain that fluctuates between the reference power supply voltage AVR and the level of the ground G, the ground G, and the second reference power supply voltage AVR2. Is switched to be input.
【００２２】第二の基準電源電圧ＡＶＲ２は第二の基準
電圧発生回路５から供給され、その第二の基準電圧発生
回路５は抵抗値が３：１の抵抗Ｒ１，Ｒ２で基準電源電
圧ＡＶＲを分圧して基準電源電圧ＡＶＲの１／４の電圧
レベルの第二の基準電源電圧ＡＶＲ２を出力している。The second reference power supply voltage AVR2 is supplied from the second reference voltage generation circuit 5, and the second reference voltage generation circuit 5 uses the resistors R1 and R2 having a resistance value of 3: 1 to supply the reference power supply voltage AVR. The voltage is divided and the second reference power supply voltage AVR2 having a voltage level of ¼ of the reference power supply voltage AVR is output.
【００２３】上記のように構成されたアナログーデジタ
ル変換器の動作を説明すると、まず前記逐次比較制御部
の制御に基づいて切り替え回路４ａ〜４ｃはアナログ入
力信号Ａinに接続されてサンプリング動作が行われ、各
容量Ｃ６〜Ｃ８にはその容量値に応じた電荷が蓄積され
る。このとき、前記トランジスタＴrcはオンされて各容
量Ｃ１〜Ｃ５のチョッパ型比較器１側端子は同チョッパ
型比較器１のしきい値Ｖthに維持されているので、各容
量Ｃ６〜Ｃ８はそのしきい値Ｖthとアナログ入力信号Ａ
inとの差電圧に基づいて充電され、各容量Ｃ６〜Ｃ８の
チョッパ型比較器１側の電極にはマイナスの電荷が蓄積
される。The operation of the analog-to-digital converter configured as described above will be described. First, the switching circuits 4a to 4c are connected to the analog input signal Ain under the control of the successive approximation control unit to perform the sampling operation. That is, charges corresponding to the capacitance value are accumulated in the capacitors C6 to C8. At this time, the transistor Trc is turned on, and the terminals of the capacitors C1 to C5 on the side of the chopper type comparator 1 are maintained at the threshold value Vth of the chopper type comparator 1, so that the capacitors C6 to C8 do not operate. Threshold value Vth and analog input signal A
It is charged based on the voltage difference with in, and negative charges are accumulated in the electrodes of the capacitors C6 to C8 on the chopper type comparator 1 side.
【００２４】次いで、前記逐次比較制御部の制御に基づ
いてトランジスタＴrcがオフされるとともに最上位ビッ
トすなわち「ビット３」の判定を行うために切り替え回
路４ａは第一の基準電源電圧ＡＶＲに接続され、切り替
え回路４ｂ〜４ｃはグランドＧに接続される。すると、
前期従来例と同様な動作により各容量Ｃ６〜Ｃ８のチョ
ッパ型比較器１側の電極において容量Ｃ７，Ｃ８に蓄積
されているマイナス電荷が容量Ｃ６に移動し、サンプリ
ングされたアナログ入力信号Ａinが基準電源電圧ＡＶＲ
の１／２のレベルより高いか否かが判定される。Next, the switching circuit 4a is connected to the first reference power supply voltage AVR to turn off the transistor Trc under the control of the successive approximation control unit and to determine the most significant bit, that is, "bit 3". The switching circuits 4b to 4c are connected to the ground G. Then,
By the same operation as the conventional example in the previous term, the negative charges accumulated in the capacitors C7 and C8 at the electrodes of the capacitors C6 to C8 on the side of the chopper type comparator 1 move to the capacitor C6, and the sampled analog input signal Ain is used as a reference. Power supply voltage AVR
It is determined whether or not the level is higher than 1/2 level.
【００２５】そして、アナログ入力信号Ａinが基準電源
電圧ＡＶＲの１／２のレベルより高い場合には容量Ｃ６
は容量Ｃ７，Ｃ８に蓄積されているマイナス電荷を吸収
しきれないので、チョッパ型比較器１はＨレベルの信号
を前記逐次比較制御部に出力し、アナログ入力信号Ａin
が基準電源電圧ＡＶＲの１／２のレベルより低い場合に
は容量Ｃ６は容量Ｃ７，Ｃ８に蓄積されているマイナス
電荷を吸収しきってチョッパ型比較器１はＬレベルの信
号を前記逐次比較制御部に出力する。When the analog input signal Ain is higher than the half level of the reference power supply voltage AVR, the capacitance C6
Cannot absorb the negative charges accumulated in the capacitors C7 and C8, the chopper type comparator 1 outputs an H level signal to the successive approximation control unit, and the analog input signal Ain
Is lower than the level of 1/2 of the reference power supply voltage AVR, the capacitor C6 absorbs the negative charges accumulated in the capacitors C7 and C8, and the chopper type comparator 1 outputs the L level signal to the successive approximation control unit. Output to.
【００２６】次いで、「ビット２」の判定動作を行うた
めに前記判定動作によりサンプリングされたアナログ入
力信号Ａinが基準電源電圧ＡＶＲの１／２のレベルより
高い場合には切り替え回路４ａを基準電源電圧ＡＶＲに
接続し、低い場合には切り替え回路４ａをグランドＧに
接続した状態で切り替え回路４ｂを第一の基準電源電圧
ＡＶＲに接続し、サンプリングされたアナログ入力信号
Ａinが基準電源電圧ＡＶＲの３／４のレベルより高いか
否か、あるいは１／４のレベルより高いか否かが判定さ
れる。Next, when the analog input signal Ain sampled by the determination operation for performing the "bit 2" determination operation is higher than the level of 1/2 of the reference power supply voltage AVR, the switching circuit 4a is set to the reference power supply voltage. The switching circuit 4b is connected to the first reference power supply voltage AVR while the switching circuit 4a is connected to AVR, and the switching circuit 4a is connected to the ground G when the voltage is low, and the sampled analog input signal Ain is 3 / of the reference power supply voltage AVR. It is determined whether it is higher than the level of 4 or higher than the level of 1/4.
【００２７】次いで、同様にして「ビット１」の判定動
作を行うために切り替え回路４ａを第二の基準電源電圧
ＡＶＲ２に接続した状態で切り替え回路４ｂ，４ｃをグ
ランドＧに接続すると、前記「ビット３」の判定動作と
同様な動作により前記「ビット３」，「ビット２」の判
定結果に基づいてサンプリングされたアナログ入力信号
Ａinが基準電源電圧ＡＶＲの７／８のレベルより高いか
否か、あるいは５／８のレベルより高いか否か、あるい
は３／８のレベルより高いか否か、あるいは１／８のレ
ベルより高いか否か、すなわちサンプリングされたアナ
ログ入力信号Ａinが８分割された基準電源電圧ＡＶＲの
どの範囲に含まれるかが判定される。Next, when the switching circuits 4b and 4c are connected to the ground G while the switching circuit 4a is connected to the second reference power supply voltage AVR2 in order to perform the "bit 1" determination operation in the same manner, the "bit Whether or not the analog input signal Ain sampled on the basis of the determination result of "bit 3" and "bit 2" by the same operation as the determination operation of "3" is higher than the level of 7/8 of the reference power supply voltage AVR, Or whether it is higher than the level of 5/8 or higher than the level of 3/8 or higher than the level of 1/8, that is, the sampled analog input signal Ain is divided into eight. The range of the power supply voltage AVR is determined.
【００２８】次いで、同様にして「ビット０」の判定動
作を行うために前記判定結果に基づいて切り替え回路４
ａを第二の基準電源電圧ＡＶＲ２若しくはグランドＧに
接続した状態で、切り替え回路４ｂが第二の基準電源電
圧ＡＶＲ２に接続され、サンプリングされたアナログ入
力信号Ａinが１６分割された基準電源電圧ＡＶＲのどの
範囲に含まれるかが判定される。Then, in the same manner, the switching circuit 4 is operated based on the result of the judgment in order to perform the judgment operation of "bit 0".
In the state where a is connected to the second reference power supply voltage AVR2 or the ground G, the switching circuit 4b is connected to the second reference power supply voltage AVR2, and the sampled analog input signal Ain is divided into 16 reference power supply voltages AVR. Which range is included is determined.
【００２９】このようにしてアナログ入力信号Ａinが４
ビットのデジタル信号として逐次比較制御部内のレジス
タに順次格納され、同逐次比較制御部から４ビットのデ
ジタル出力信号として出力される。In this way, the analog input signal Ain is 4
A bit digital signal is sequentially stored in a register in the successive approximation control unit, and is output as a 4-bit digital output signal from the successive approximation control unit.
【００３０】以上のようにこのデジタル−アナログ変換
器では前記従来例では２ビット構成に相当する計４個の
単位容量を使用し、基準電源電圧ＡＶＲの１／４の電圧
レベルを第二の基準電源電圧ＡＶＲ２として供給するこ
とにより４ビットのデジタル出力信号を得ることができ
る。すなわち、前記従来例ではｎビットのデジタル出力
信号を出力するために必要な２n 個の単位容量を使用
し、基準電源電圧ＡＶＲの１／２n の電圧レベルを第二
の基準電源電圧ＡＶＲ２として供給することにより２ｎ
ビットのデジタル出力信号を得ることができる。As described above, in this digital-analog converter, a total of four unit capacitors corresponding to the 2-bit configuration are used in the conventional example, and the voltage level of 1/4 of the reference power supply voltage AVR is used as the second reference. By supplying the power supply voltage AVR2, a 4-bit digital output signal can be obtained. That is, in the above-mentioned conventional example, 2 n unit capacitors necessary for outputting an n-bit digital output signal are used, and the voltage level of 1/2 n of the reference power supply voltage AVR is used as the second reference power supply voltage AVR2. 2n by supplying
A bit digital output signal can be obtained.
【００３１】従って、前記従来例に対し同一個数の単位
容量を使用した場合には、２倍の分解能を備えながらサ
ンプリング時間の増大及び回路面積の増大を防止し得る
デジタル−アナログ変換器を構成することができる。Therefore, when the same number of unit capacitors are used as in the conventional example, a digital-analog converter is provided which has double the resolution but can prevent an increase in sampling time and an increase in circuit area. be able to.
【００３２】[0032]
【発明の効果】以上詳述したように、この発明は回路面
積及びサンプリング時間の増大を招くことなく高分解能
化を図り得る電荷再配分型デジタル−アナログ変換器を
提供することができる優れた効果を発揮する。As described in detail above, the present invention can provide a charge redistribution type digital-analog converter capable of achieving high resolution without increasing the circuit area and sampling time. Exert.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の一実施例を示す回路図である。FIG. 2 is a circuit diagram showing an embodiment of the present invention.
【図３】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
１ チョッパ型比較器 ４ 切り替え回路 ５ 第二の基準電圧発生回路 ６ 逐次比較制御部 ＡＶＲ 基準電源電圧 ＡＶＲ２ 第二の基準電源電圧 Ｃ 容量 Ａin アナログ入力信号 1 Chopper type comparator 4 Switching circuit 5 Second reference voltage generation circuit 6 Successive approximation control unit AVR Reference power supply voltage AVR2 Second reference power supply voltage C Capacity Ain Analog input signal
Claims (1)
けに基づく容量値を備えた複数の容量（Ｃ）の一方の端
子にチョッパ型比較器（１）を接続し、他方の端子には
逐次比較制御部（６）で制御される切り替え回路（４）
を接続し、前記各容量（Ｃ）には前記切り替え回路
（４）を介してまずアナログ入力信号（Ａin）を入力し
て該アナログ入力信号（Ａin）に応じた電荷を充電し、
次いで前記逐次比較制御部（６）の制御に基づいて前記
各容量（Ｃ）に前記切り替え回路（４）を介して基準電
圧信号（ＡＶＲ）を順次入力して前記チョッパ型比較器
（１）で前記アナログ入力信号（Ａin）をデジタル信号
に変換する電荷再配分型アナログーデジタル変換器であ
って、 前記複数の容量（Ｃ）には前記切り替え回路（４）を介
して前記基準電圧信号（ＡＶＲ）の１／２n の電圧の第
二の基準電圧信号（ＡＶＲ２）を出力する第二の基準電
圧発生回路（５）を接続し、前記基準電圧信号（ＡＶ
Ｒ）によるデジタルーアナログ変換後に前記切り替え回
路（４）を介して前記第二の基準電圧信号（ＡＶＲ２）
に基づいてデジタルーアナログ変換を行うことを特徴と
するアナログーデジタル変換器。1. A chopper type comparator (1) is connected to one terminal of a plurality of capacitors (C) having a capacitance value based on weighting of 2 using 2 n unit capacitors, and the other terminal is connected. The switching circuit (4) controlled by the successive approximation control unit (6)
And an analog input signal (Ain) is first input to each of the capacitors (C) via the switching circuit (4) to charge electric charge according to the analog input signal (Ain).
Then, under the control of the successive approximation control unit (6), the reference voltage signal (AVR) is sequentially input to each of the capacitors (C) through the switching circuit (4), and the chopper type comparator (1) is used. A charge redistribution type analog-to-digital converter for converting the analog input signal (Ain) into a digital signal, wherein the reference voltage signal (AVR) is supplied to the plurality of capacitors (C) via the switching circuit (4). ) 1/2 n of the second reference voltage signal (AVR2) for outputting the second reference voltage generation circuit (5) is connected, and the reference voltage signal (AV
After the digital-analog conversion by R), the second reference voltage signal (AVR2) is passed through the switching circuit (4).
An analog-to-digital converter characterized by performing digital-to-analog conversion based on.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944291A JPH05160732A (en) | 1991-12-03 | 1991-12-03 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944291A JPH05160732A (en) | 1991-12-03 | 1991-12-03 | Analog-digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160732A true JPH05160732A (en) | 1993-06-25 |
Family
ID=18110248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31944291A Withdrawn JPH05160732A (en) | 1991-12-03 | 1991-12-03 | Analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160732A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012147587A (en) * | 2011-01-12 | 2012-08-02 | Lapis Semiconductor Co Ltd | Semiconductor circuit, battery monitoring system, diagnosis program, and diagnosis method |
-
1991
- 1991-12-03 JP JP31944291A patent/JPH05160732A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012147587A (en) * | 2011-01-12 | 2012-08-02 | Lapis Semiconductor Co Ltd | Semiconductor circuit, battery monitoring system, diagnosis program, and diagnosis method |
| US8922169B2 (en) | 2011-01-12 | 2014-12-30 | Lapis Semiconductor Co., Ltd. | Semiconductor circuit, battery cell monitoring system, computer readable medium storing diagnostic program and diagnostic method |
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