JPH05173754A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH05173754A JPH05173754A JP34134991A JP34134991A JPH05173754A JP H05173754 A JPH05173754 A JP H05173754A JP 34134991 A JP34134991 A JP 34134991A JP 34134991 A JP34134991 A JP 34134991A JP H05173754 A JPH05173754 A JP H05173754A
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- JP
- Japan
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- data
- display memory
- data buffer
- circuit
- pixels
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- Pending
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- 239000000872 buffer Substances 0.000 claims abstract description 54
- 238000010586 diagram Methods 0.000 description 2
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- Processing Or Creating Images (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】 表示メモリ上のデータを演算して表示メモリ
に戻すオペレーションを高速にできる。 【構成】 図形描画回路２は描画命令に基づきオペレー
ション制御信号１２およびアドレス１３を発生する。デ
ータバッファ制御回路４はアドレス１３に基づき表示メ
モリ制御信号１８を出力して表示メモリ６に格納された
オペレーション対象のｎ×ｍピクセル単位のデータを読
出してデータバッファ５に与え、データバッファ制御信
号１６を出力してデータバッファ５からｎ×ｍピクセル
単位のデータを読出してオペレーション回路３に与え
る。オペレーション回路３はオペレーション制御信号１
２によりｎ×ｍピクセル単位のデータの演算を行い表示
メモリ６に戻す。
に戻すオペレーションを高速にできる。 【構成】 図形描画回路２は描画命令に基づきオペレー
ション制御信号１２およびアドレス１３を発生する。デ
ータバッファ制御回路４はアドレス１３に基づき表示メ
モリ制御信号１８を出力して表示メモリ６に格納された
オペレーション対象のｎ×ｍピクセル単位のデータを読
出してデータバッファ５に与え、データバッファ制御信
号１６を出力してデータバッファ５からｎ×ｍピクセル
単位のデータを読出してオペレーション回路３に与え
る。オペレーション回路３はオペレーション制御信号１
２によりｎ×ｍピクセル単位のデータの演算を行い表示
メモリ６に戻す。
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機の図形表示
装置に利用する。特に、ビットマップされた表示メモリ
上のデータを演算して表示メモリ上に戻すオペレーショ
ン手段に関するものである。
装置に利用する。特に、ビットマップされた表示メモリ
上のデータを演算して表示メモリ上に戻すオペレーショ
ン手段に関するものである。
【０００２】
【従来の技術】従来、図形表示装置は、表示メモリ上の
データを演算して表示メモリ上に戻すオペレーションを
行うときには、ｘピクセルごとに表示メモリからデータ
を読出し、演算を行い表示メモリ上に戻す構成となって
いた。
データを演算して表示メモリ上に戻すオペレーションを
行うときには、ｘピクセルごとに表示メモリからデータ
を読出し、演算を行い表示メモリ上に戻す構成となって
いた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の図形表示装置では、ｘピクセルごとに表示メモリか
らデータを読出す構成となっているために、ｘ×ｙピク
セルのデータを読出すのにｙ回の読出しが必要となり、
結果的にオペレーション時間が長くなる欠点があった。
来の図形表示装置では、ｘピクセルごとに表示メモリか
らデータを読出す構成となっているために、ｘ×ｙピク
セルのデータを読出すのにｙ回の読出しが必要となり、
結果的にオペレーション時間が長くなる欠点があった。
【０００４】本発明は上記の欠点を解決するもので、表
示メモリ上のデータを演算して表示メモリ上に戻すオペ
レーションを高速に行うことができる図形表示装置を提
供することを目的とする。
示メモリ上のデータを演算して表示メモリ上に戻すオペ
レーションを高速に行うことができる図形表示装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ビットマップ
された表示メモリと、この表示メモリの出力を一時保持
するデータバッファと、このデータバッファの出力を演
算して上記表示メモリに戻すオペレーション回路と、中
央処理装置からの描画命令に基づき上記表示メモリ、上
記データバッファおよび上記オペレーション回路の制御
を行う制御手段とを備えた図形表示装置において、上記
データバッファは上記表示メモリからのｎ×ｍ（ただし
ｎは自然数、ｍは２以上の整数）ピクセルのデータを格
納する手段を含み、上記制御手段は、上記描画命令に基
づき上記表示メモリに格納されたオペレーション対象の
ｎ×ｍピクセル単位のデータを読出して上記データバッ
ファに格納する手段と、上記データバッファからｎ×ｍ
ピクセル単位のデータを読出して上記オペレーション回
路に与える手段とを含み、上記オペレーション回路は上
記制御手段の制御に基づき上記データバッファからのｎ
×ｍピクセル単位のデータの演算を行いオペレーション
データとして上記表示メモリに戻す手段を含むことを特
徴とする。
された表示メモリと、この表示メモリの出力を一時保持
するデータバッファと、このデータバッファの出力を演
算して上記表示メモリに戻すオペレーション回路と、中
央処理装置からの描画命令に基づき上記表示メモリ、上
記データバッファおよび上記オペレーション回路の制御
を行う制御手段とを備えた図形表示装置において、上記
データバッファは上記表示メモリからのｎ×ｍ（ただし
ｎは自然数、ｍは２以上の整数）ピクセルのデータを格
納する手段を含み、上記制御手段は、上記描画命令に基
づき上記表示メモリに格納されたオペレーション対象の
ｎ×ｍピクセル単位のデータを読出して上記データバッ
ファに格納する手段と、上記データバッファからｎ×ｍ
ピクセル単位のデータを読出して上記オペレーション回
路に与える手段とを含み、上記オペレーション回路は上
記制御手段の制御に基づき上記データバッファからのｎ
×ｍピクセル単位のデータの演算を行いオペレーション
データとして上記表示メモリに戻す手段を含むことを特
徴とする。
【０００６】また、本発明は、上記制御手段は、上記描
画命令に基づきオペレーション制御信号およびアドレス
を発生する図形描画回路と、このアドレスに基づき上記
表示メモリに格納されたオペレーション対象のｎ×ｍピ
クセル単位のデータを読出して上記データバッファに格
納する制御を行う表示メモリ制御信号および上記データ
バッファからｎ×ｍピクセル単位のデータを読出して上
記オペレーション回路に与える制御を行うデータバッフ
ァ制御信号を発生するデータバッファ制御回路とを含
み、上記オペレーション回路は上記オペレーション制御
信号に基づき上記データバッファからのｎ×ｍピクセル
単位のデータの演算を行いオペレーションデータとして
上記表示メモリに戻す手段を含むことができる。
画命令に基づきオペレーション制御信号およびアドレス
を発生する図形描画回路と、このアドレスに基づき上記
表示メモリに格納されたオペレーション対象のｎ×ｍピ
クセル単位のデータを読出して上記データバッファに格
納する制御を行う表示メモリ制御信号および上記データ
バッファからｎ×ｍピクセル単位のデータを読出して上
記オペレーション回路に与える制御を行うデータバッフ
ァ制御信号を発生するデータバッファ制御回路とを含
み、上記オペレーション回路は上記オペレーション制御
信号に基づき上記データバッファからのｎ×ｍピクセル
単位のデータの演算を行いオペレーションデータとして
上記表示メモリに戻す手段を含むことができる。
【０００７】
【作用】データバッファは上記表示メモリからのｎ×ｍ
ピクセルのデータを格納する手段を含む。制御手段は、
描画命令に基づき表示メモリに格納されたオペレーショ
ン対象のｎ×ｍピクセル単位のデータを読出してデータ
バッファに格納し、データバッファからｎ×ｍピクセル
単位のデータを読出してオペレーション回路に与える。
オペレーション回路は制御手段の制御に基づきデータバ
ッファからのｎ×ｍピクセル単位のデータの演算を行い
オペレーションデータとして表示メモリに戻す。
ピクセルのデータを格納する手段を含む。制御手段は、
描画命令に基づき表示メモリに格納されたオペレーショ
ン対象のｎ×ｍピクセル単位のデータを読出してデータ
バッファに格納し、データバッファからｎ×ｍピクセル
単位のデータを読出してオペレーション回路に与える。
オペレーション回路は制御手段の制御に基づきデータバ
ッファからのｎ×ｍピクセル単位のデータの演算を行い
オペレーションデータとして表示メモリに戻す。
【０００８】以上により表示メモリ上のデータを演算し
て表示メモリ上に戻すオペレーションを高速に行うこと
ができる。
て表示メモリ上に戻すオペレーションを高速に行うこと
ができる。
【０００９】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例図形表示装置のブロック構
成図である。
する。図１は本発明一実施例図形表示装置のブロック構
成図である。
【００１０】図１において、図形表示装置は、中央処理
装置１と、ビットマップされた表示メモリ６と、表示メ
モリ６の出力を一時保持するデータバッファ５と、デー
タバッファ５の出力を演算して表示メモリ６に戻すオペ
レーション回路３と、中央処理装置１からの描画命令に
基づき表示メモリ６、データバッファ５およびオペレー
ション回路３の制御を行う制御手段とを備える。
装置１と、ビットマップされた表示メモリ６と、表示メ
モリ６の出力を一時保持するデータバッファ５と、デー
タバッファ５の出力を演算して表示メモリ６に戻すオペ
レーション回路３と、中央処理装置１からの描画命令に
基づき表示メモリ６、データバッファ５およびオペレー
ション回路３の制御を行う制御手段とを備える。
【００１１】ここで本発明の特徴とするところは、デー
タバッファ５は表示メモリ６からのｎ×ｍ（ただしｎは
自然数、ｍは２以上の整数）ピクセルのデータを格納す
る手段を含み、上記制御手段は、上記描画命令に基づき
表示メモリ６に格納されたオペレーション対象のｎ×ｍ
ピクセル単位のデータを読出してデータバッファ５に格
納する手段と、データバッファ５からｎ×ｍピクセル単
位のデータを読出してオペレーション回路３に与える手
段とを含み、オペレーション回路３は上記制御手段の制
御に基づきデータバッファ５からのｎ×ｍピクセル単位
のデータの演算を行いオペレーションデータとして表示
メモリ６に戻す手段を含むことにある。
タバッファ５は表示メモリ６からのｎ×ｍ（ただしｎは
自然数、ｍは２以上の整数）ピクセルのデータを格納す
る手段を含み、上記制御手段は、上記描画命令に基づき
表示メモリ６に格納されたオペレーション対象のｎ×ｍ
ピクセル単位のデータを読出してデータバッファ５に格
納する手段と、データバッファ５からｎ×ｍピクセル単
位のデータを読出してオペレーション回路３に与える手
段とを含み、オペレーション回路３は上記制御手段の制
御に基づきデータバッファ５からのｎ×ｍピクセル単位
のデータの演算を行いオペレーションデータとして表示
メモリ６に戻す手段を含むことにある。
【００１２】また、本発明は、上記制御手段は、上記描
画命令に基づきオペレーション制御信号１２およびアド
レス１３を発生する図形描画回路２と、アドレス１３に
基づき表示メモリ６に格納されたオペレーション対象の
ｎ×ｍピクセル単位のデータを読出してデータバッファ
５に格納する制御を行う表示メモリ制御信号１８および
データバッファ５からｎ×ｍピクセル単位のデータを読
出してオペレーション回路３に与える制御を行うデータ
バッファ制御信号１６を発生するデータバッファ制御回
路４とを含み、オペレーション回路３はオペレーション
制御信号１２に基づきデータバッファ５からのｎ×ｍピ
クセル単位のデータの演算を行いオペレーションデータ
として表示メモリ６に戻す手段を含む。
画命令に基づきオペレーション制御信号１２およびアド
レス１３を発生する図形描画回路２と、アドレス１３に
基づき表示メモリ６に格納されたオペレーション対象の
ｎ×ｍピクセル単位のデータを読出してデータバッファ
５に格納する制御を行う表示メモリ制御信号１８および
データバッファ５からｎ×ｍピクセル単位のデータを読
出してオペレーション回路３に与える制御を行うデータ
バッファ制御信号１６を発生するデータバッファ制御回
路４とを含み、オペレーション回路３はオペレーション
制御信号１２に基づきデータバッファ５からのｎ×ｍピ
クセル単位のデータの演算を行いオペレーションデータ
として表示メモリ６に戻す手段を含む。
【００１３】このような構成の図形表示装置の動作につ
いて説明する。図２は本発明の図形表示装置の動作を示
すフローチャートである。
いて説明する。図２は本発明の図形表示装置の動作を示
すフローチャートである。
【００１４】図１および図２において、図形描画回路２
は中央処理装置１からの命令をバス１１を介して入力す
る（Ｓ１）。図形描画回路２は、中央処理装置１の命令
を受けオペレーションを行う命令であればオペレーショ
ン制御信号１２およびアドレス１３を発生する（Ｓ
２）。データバッファ制御回路４は、送られてきたアド
レス１３に基づき表示メモリ制御信号１８を発生し、表
示メモリ６よりオペレーション対象データｎ×ｍピクセ
ル同時にデータバッファ５にデータを読出す（Ｓ４）。
データバッファ５は、データバッファ制御回路４のデー
タバッファ制御信号１６によりｎ×ｍピクセルのデータ
１７を保持する（Ｓ５）。
は中央処理装置１からの命令をバス１１を介して入力す
る（Ｓ１）。図形描画回路２は、中央処理装置１の命令
を受けオペレーションを行う命令であればオペレーショ
ン制御信号１２およびアドレス１３を発生する（Ｓ
２）。データバッファ制御回路４は、送られてきたアド
レス１３に基づき表示メモリ制御信号１８を発生し、表
示メモリ６よりオペレーション対象データｎ×ｍピクセ
ル同時にデータバッファ５にデータを読出す（Ｓ４）。
データバッファ５は、データバッファ制御回路４のデー
タバッファ制御信号１６によりｎ×ｍピクセルのデータ
１７を保持する（Ｓ５）。
【００１５】オペレーション回路３は、上述のようにデ
ータバッファ５に読出されたｎ×ｍピクセルのデータ１
７をデータ１４として読出し、中央処理装置１がアクセ
ス可能なデータ（メモリ上のデータおよび表示メモリ上
のデータなど）と演算してオペレーションデータ１５と
して表示メモリ６へ書込む（Ｓ６）。オペレーション対
象データがｎ×ｍピクセルより大きい場合には、上記オ
ペレーション処理の後に、オペレーション処理されたｎ
×ｍピクセルの次に位置するｎ×ｍピクセルを表示メモ
リ６からデータバッファ５に読出す（Ｓ３〜Ｓ６）。
ータバッファ５に読出されたｎ×ｍピクセルのデータ１
７をデータ１４として読出し、中央処理装置１がアクセ
ス可能なデータ（メモリ上のデータおよび表示メモリ上
のデータなど）と演算してオペレーションデータ１５と
して表示メモリ６へ書込む（Ｓ６）。オペレーション対
象データがｎ×ｍピクセルより大きい場合には、上記オ
ペレーション処理の後に、オペレーション処理されたｎ
×ｍピクセルの次に位置するｎ×ｍピクセルを表示メモ
リ６からデータバッファ５に読出す（Ｓ３〜Ｓ６）。
【００１６】
【発明の効果】以上説明したように、本発明は、表示メ
モリ上のデータを演算して表示メモリ上に戻すオペレー
ションを高速に行うことができる優れた効果がある。
モリ上のデータを演算して表示メモリ上に戻すオペレー
ションを高速に行うことができる優れた効果がある。
【図１】本発明一実施例図形表示装置のブロック構成
図。
図。
【図２】本発明の図形表示装置の動作を示すフローチャ
ート。
ート。
１ 中央処理装置 ２ 図形描画回路 ３ オペレーション回路 ４ データバッファ制御回路 ５ データバッファ ６ 表示メモリ １１ バス １２ オペレーション制御信号 １３ アドレス １４、１７ データ １５ オペレーションデータ １６ データバッファ制御信号 １８ 表示メモリ制御信号
Claims (2)
- 【請求項１】 ビットマップされた表示メモリと、この
表示メモリの出力を一時保持するデータバッファと、こ
のデータバッファの出力を演算して上記表示メモリに戻
すオペレーション回路と、中央処理装置からの描画命令
に基づき上記表示メモリ、上記データバッファおよび上
記オペレーション回路の制御を行う制御手段とを備えた
図形表示装置において、 上記データバッファは上記表示メモリからのｎ×ｍ（た
だしｎは自然数、ｍは２以上の整数）ピクセルのデータ
を格納する手段を含み、 上記制御手段は、上記描画命令に基づき上記表示メモリ
に格納されたオペレーション対象のｎ×ｍピクセル単位
のデータを読出して上記データバッファに格納する手段
と、上記データバッファからｎ×ｍピクセル単位のデー
タを読出して上記オペレーション回路に与える手段とを
含み、 上記オペレーション回路は上記制御手段の制御に基づき
上記データバッファからのｎ×ｍピクセル単位のデータ
の演算を行いオペレーションデータとして上記表示メモ
リに戻す手段を含むことを特徴とする図形表示装置。 - 【請求項２】 上記制御手段は、上記描画命令に基づき
オペレーション制御信号およびアドレスを発生する図形
描画回路と、このアドレスに基づき上記表示メモリに格
納されたオペレーション対象のｎ×ｍピクセル単位のデ
ータを読出して上記データバッファに格納する制御を行
う表示メモリ制御信号および上記データバッファからｎ
×ｍピクセル単位のデータを読出して上記オペレーショ
ン回路に与える制御を行うデータバッファ制御信号を発
生するデータバッファ制御回路とを含み、 上記オペレーション回路は上記オペレーション制御信号
に基づき上記データバッファからのｎ×ｍピクセル単位
のデータの演算を行いオペレーションデータとして上記
表示メモリに戻す手段を含む請求項１記載の図形表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34134991A JPH05173754A (ja) | 1991-12-24 | 1991-12-24 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34134991A JPH05173754A (ja) | 1991-12-24 | 1991-12-24 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173754A true JPH05173754A (ja) | 1993-07-13 |
Family
ID=18345380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34134991A Pending JPH05173754A (ja) | 1991-12-24 | 1991-12-24 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173754A (ja) |
-
1991
- 1991-12-24 JP JP34134991A patent/JPH05173754A/ja active Pending
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