JPH05191877A - 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 - Google Patents
時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機Info
- Publication number
- JPH05191877A JPH05191877A JP139492A JP139492A JPH05191877A JP H05191877 A JPH05191877 A JP H05191877A JP 139492 A JP139492 A JP 139492A JP 139492 A JP139492 A JP 139492A JP H05191877 A JPH05191877 A JP H05191877A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 通話路メモリでの低消費電力化や制御メモリ
での拡張ビットを含むデータ更新の容易化等が考慮され
た時間スイッチを得ること。 【構成】 制御メモリ５からの書込アドレスによる通話
路メモリ３への通話データの書込動作の可否をメモリ５
からの拡張ビットによって制御する一方、カウンタ４か
らの読出アドレスによるメモリ３からの通話データの出
力ハイウェイ２への出力に際しては、拡張ビットメモリ
１３からの拡張ビットによってメモリ３での読出動作の
可否を制御するとともに、メモリ３からの読出データを
ハイウェイ２上でワイヤードオア可としてゲート出力制
御するようにしたものである。
での拡張ビットを含むデータ更新の容易化等が考慮され
た時間スイッチを得ること。 【構成】 制御メモリ５からの書込アドレスによる通話
路メモリ３への通話データの書込動作の可否をメモリ５
からの拡張ビットによって制御する一方、カウンタ４か
らの読出アドレスによるメモリ３からの通話データの出
力ハイウェイ２への出力に際しては、拡張ビットメモリ
１３からの拡張ビットによってメモリ３での読出動作の
可否を制御するとともに、メモリ３からの読出データを
ハイウェイ２上でワイヤードオア可としてゲート出力制
御するようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、通話路メモリおよび制
御メモリ等を含むようにして構成され、タイムスロット
の入替えを行う時間スイッチへの外部からのアクセス方
法、その制御メモリによる通話路メモリへの書込アクセ
ス方法、その制御メモリによる通話路メモリへの読出ア
クセス方法、通話路メモリから読み出された通話データ
のワイヤードオア等が考慮された時間スイッチ、時間ス
イッチ集合体としての時間スイッチマトリックス、時間
スイッチマトリックスが通話路制御回路によって制御さ
れるようにした時分割通話路、更にはそのような時分割
通話路を具備してなる時分割ディジタル電子交換機に関
するものである。
御メモリ等を含むようにして構成され、タイムスロット
の入替えを行う時間スイッチへの外部からのアクセス方
法、その制御メモリによる通話路メモリへの書込アクセ
ス方法、その制御メモリによる通話路メモリへの読出ア
クセス方法、通話路メモリから読み出された通話データ
のワイヤードオア等が考慮された時間スイッチ、時間ス
イッチ集合体としての時間スイッチマトリックス、時間
スイッチマトリックスが通話路制御回路によって制御さ
れるようにした時分割通話路、更にはそのような時分割
通話路を具備してなる時分割ディジタル電子交換機に関
するものである。
【０００２】
【従来の技術】一般に、時分割ディジタル電子交換機に
おける通話路は複数の同一構成の時間スイッチより構成
されているが、図４はその時間スイッチの基本的な構成
を示したものである。この時間スイッチにおいては、ラ
ンダム書込・シーケンシャル読出が通話路メモリ３で行
われるようになっている。即ち、入力ハイウェイ１から
の書込デ−タ（フレーム形式の通話データ）ＤＡＷは、
カウンタ４からのシ−ケンシャル読出アドレスによって
制御メモリ５から読み出された上、セレクタ６を介し供
給される書込アドレスＡＤＷによって通話路メモリ３に
書き込まれるものとなっている。一方、カウンタ４から
セレクタ６を介し供給される読出アドレスＡＤＲによっ
て、通話路メモリ３からは読出デ−タ（フレーム形式の
通話データ）ＤＡＲが出力ハイウェイ２上に読み出され
るものとなっている。その書込・読出に際して、書込ア
ドレスＡＤＷが読出アドレスＡＤＲと異なる順序になっ
ていれば、通話路メモリ３では、いわゆるタイムスロッ
ト変換が行われることから、時間スイッチとしての機能
が実現されるものである。
おける通話路は複数の同一構成の時間スイッチより構成
されているが、図４はその時間スイッチの基本的な構成
を示したものである。この時間スイッチにおいては、ラ
ンダム書込・シーケンシャル読出が通話路メモリ３で行
われるようになっている。即ち、入力ハイウェイ１から
の書込デ−タ（フレーム形式の通話データ）ＤＡＷは、
カウンタ４からのシ−ケンシャル読出アドレスによって
制御メモリ５から読み出された上、セレクタ６を介し供
給される書込アドレスＡＤＷによって通話路メモリ３に
書き込まれるものとなっている。一方、カウンタ４から
セレクタ６を介し供給される読出アドレスＡＤＲによっ
て、通話路メモリ３からは読出デ−タ（フレーム形式の
通話データ）ＤＡＲが出力ハイウェイ２上に読み出され
るものとなっている。その書込・読出に際して、書込ア
ドレスＡＤＷが読出アドレスＡＤＲと異なる順序になっ
ていれば、通話路メモリ３では、いわゆるタイムスロッ
ト変換が行われることから、時間スイッチとしての機能
が実現されるものである。
【０００３】さて、図５は以上のようにして構成されて
なる時間スイッチを複数個用い、大規模通話路を構成し
た場合での構成を示したものである。これによる場合、
入力ハイウェイ１０１からの書込デ−タＤＡＷ１は時間
スイッチ３０１，３０２各々における制御メモリからの
書込アドレスによって通話路メモリに書き込まれた上、
時間スイッチ３０１，３０２各々におけるカウンタから
の読出アドレスによって、読出デ−タＤＡＲ０１，ＤＡ
Ｒ０２が読み出されるものとなっている。これと同様に
して、入力ハイウェイ１０２からの書込デ−タＤＡＷ２
は時間スイッチ３０３，３０４各々における制御メモリ
からの書込アドレスによって通話路メモリに書き込まれ
た上、時間スイッチ３０３，３０４各々におけるカクン
タからの読出アドレスによって、読出デ−タＤＡＲ０
３，ＤＡＲ０４が読み出されるようになっている。時間
スイッチ３０１，３０３各々からの読出デ−タＤＡＲ０
１，ＤＡＲ０３はその何れかが、制御メモリ６０１から
の選択信号Ｓ１による選択制御下にセレクタ７０１より
選択出力された上、読出デ−タＤＡＲ１として出力ハイ
ウェイ２０１上に出力されるものとなっている。これと
同様にして、時間スイッチ３０２，３０４各々からの読
出デ−タＤＡＲ０２，ＤＡＲ０４はその何れかが、制御
メモリ６０２からの選択信号Ｓ２による選択制御下にセ
レクタ７０２より選択出力された上、読出デ−タＤＡＲ
２として出力ハイウェイ２０２上に出力されるようにな
っている。
なる時間スイッチを複数個用い、大規模通話路を構成し
た場合での構成を示したものである。これによる場合、
入力ハイウェイ１０１からの書込デ−タＤＡＷ１は時間
スイッチ３０１，３０２各々における制御メモリからの
書込アドレスによって通話路メモリに書き込まれた上、
時間スイッチ３０１，３０２各々におけるカウンタから
の読出アドレスによって、読出デ−タＤＡＲ０１，ＤＡ
Ｒ０２が読み出されるものとなっている。これと同様に
して、入力ハイウェイ１０２からの書込デ−タＤＡＷ２
は時間スイッチ３０３，３０４各々における制御メモリ
からの書込アドレスによって通話路メモリに書き込まれ
た上、時間スイッチ３０３，３０４各々におけるカクン
タからの読出アドレスによって、読出デ−タＤＡＲ０
３，ＤＡＲ０４が読み出されるようになっている。時間
スイッチ３０１，３０３各々からの読出デ−タＤＡＲ０
１，ＤＡＲ０３はその何れかが、制御メモリ６０１から
の選択信号Ｓ１による選択制御下にセレクタ７０１より
選択出力された上、読出デ−タＤＡＲ１として出力ハイ
ウェイ２０１上に出力されるものとなっている。これと
同様にして、時間スイッチ３０２，３０４各々からの読
出デ−タＤＡＲ０２，ＤＡＲ０４はその何れかが、制御
メモリ６０２からの選択信号Ｓ２による選択制御下にセ
レクタ７０２より選択出力された上、読出デ−タＤＡＲ
２として出力ハイウェイ２０２上に出力されるようにな
っている。
【０００４】ところで、以上のように、複数個の時間ス
イッチによって大規模通話路が構成される場合には、時
間スイッチ各々からの読出データ選択制御用に制御メモ
リやセレクタが外付けされる必要があるばかりか、制御
メモリとしては通話路を構成している時間スイッチの数
が増える程にその並列ビット数が多く要され、また、セ
レクタにしても多入力のものが要されるるものとなって
いる。
イッチによって大規模通話路が構成される場合には、時
間スイッチ各々からの読出データ選択制御用に制御メモ
リやセレクタが外付けされる必要があるばかりか、制御
メモリとしては通話路を構成している時間スイッチの数
が増える程にその並列ビット数が多く要され、また、セ
レクタにしても多入力のものが要されるるものとなって
いる。
【０００５】このような不具合を解決する方法として
は、例えば特開昭５９−１５６０９７号公報に記載の
「時分割スイッチの出力制御方式」が挙げられる。図６
はその方式に係る基本的な時間スイッチの構成を示した
ものである。これによる場合、この時間スイッチでの動
作はシーケンシャル書込・ランダム読出とされている
が、基本的な構成は既述の図４に示した時間スイッチと
同様である。ただ、異なるところは、制御メモリ５には
通話路メモリ３への読出アドレスＡＤＲとしての各入力
チャネル接続情報以外に、読出アドレスＡＤＲ各々には
空き塞り管理ビットＳが入力チャネル接続情報に対とし
て付加されており、通話路メモリ３からの読出データは
その空き塞り管理ビットＳとＡＮＤ回路７で論理積され
た上、出力ハイウェイ２上に出力されていることであ
る。したがって、空き入力チャネルに対しての空き塞り
管理ビットＳを“０”に、また、使用状態にある入力チ
ャネルに対しての空き塞り管理ビットＳを“１”に予め
設定しておけば、空き入力チャネルに対する通話路メモ
リ３からの読出データのデータ状態如何に拘らず、ＡＮ
Ｄ回路７出力は“０”状態におかれるものとなってい
る。したがって、そのような時間スイッチを複数用い、
大規模通話路を構成する場合には、複数の時間スイッチ
におけるＡＮＤ回路出力をＯＲ回路にて論理和した上、
出力ハイウェイ上に出力すればよいものである。大規模
通話路を構成するに際して、若干の多入力ＯＲ回路が外
付回路として要されるわけであるが、何れにしても従来
要されていた制御メモリやセレクタは不要とされ、時間
スイッチのみでほぼ大規模通話路が構成され得るもので
ある。
は、例えば特開昭５９−１５６０９７号公報に記載の
「時分割スイッチの出力制御方式」が挙げられる。図６
はその方式に係る基本的な時間スイッチの構成を示した
ものである。これによる場合、この時間スイッチでの動
作はシーケンシャル書込・ランダム読出とされている
が、基本的な構成は既述の図４に示した時間スイッチと
同様である。ただ、異なるところは、制御メモリ５には
通話路メモリ３への読出アドレスＡＤＲとしての各入力
チャネル接続情報以外に、読出アドレスＡＤＲ各々には
空き塞り管理ビットＳが入力チャネル接続情報に対とし
て付加されており、通話路メモリ３からの読出データは
その空き塞り管理ビットＳとＡＮＤ回路７で論理積され
た上、出力ハイウェイ２上に出力されていることであ
る。したがって、空き入力チャネルに対しての空き塞り
管理ビットＳを“０”に、また、使用状態にある入力チ
ャネルに対しての空き塞り管理ビットＳを“１”に予め
設定しておけば、空き入力チャネルに対する通話路メモ
リ３からの読出データのデータ状態如何に拘らず、ＡＮ
Ｄ回路７出力は“０”状態におかれるものとなってい
る。したがって、そのような時間スイッチを複数用い、
大規模通話路を構成する場合には、複数の時間スイッチ
におけるＡＮＤ回路出力をＯＲ回路にて論理和した上、
出力ハイウェイ上に出力すればよいものである。大規模
通話路を構成するに際して、若干の多入力ＯＲ回路が外
付回路として要されるわけであるが、何れにしても従来
要されていた制御メモリやセレクタは不要とされ、時間
スイッチのみでほぼ大規模通話路が構成され得るもので
ある。
【０００６】
【発明が解決しようとする課題】従来技術に係る時間ス
イッチでは、空き塞り管理ビットを拡張ビットとし、こ
れによって空き入力チャネルに対する通話路メモリから
の読出データの外部への出力は抑えられているが、空き
入力チャネルと雖も通話路メモリからのデータ読出は行
われていることから、多数の時間スイッチによって大規
模通話路が構成される場合には、通話路全体での消費電
力は無視し得ないものとなっている。また、大規模通話
路として構成されている場合に、チャネル接続情報の制
御メモリへの外部からの書込や、制御メモリ内容の外部
への読出のためには、通話路制御回路よりアクセスオー
ダを時間スイッチ各々に対して個別に発する必要がある
が、その際でのアクセス方法については何等言及されて
いないものとなっている。
イッチでは、空き塞り管理ビットを拡張ビットとし、こ
れによって空き入力チャネルに対する通話路メモリから
の読出データの外部への出力は抑えられているが、空き
入力チャネルと雖も通話路メモリからのデータ読出は行
われていることから、多数の時間スイッチによって大規
模通話路が構成される場合には、通話路全体での消費電
力は無視し得ないものとなっている。また、大規模通話
路として構成されている場合に、チャネル接続情報の制
御メモリへの外部からの書込や、制御メモリ内容の外部
への読出のためには、通話路制御回路よりアクセスオー
ダを時間スイッチ各々に対して個別に発する必要がある
が、その際でのアクセス方法については何等言及されて
いないものとなっている。
【０００７】本発明の第１の目的は、大規模通話路とし
て構成される場合に、時間スイッチ各々における制御メ
モリ上での通話データ書込用アドレスおよび拡張ビット
に対する外部からの更新、その制御メモリからの通話デ
ータ書込用アドレスの外部への読出が容易とされた、時
間スイッチへのアクセス方法を供するにある。本発明の
第２の目的は、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリへの書込データ
制御により、通話路全体での消費電力が抑制可とされ
た、通話路メモリへの書込アクセス方法を供するにあ
る。本発明の第３の目的は、大規模通話路として構成さ
れる場合に、時間スイッチ各々における通話路メモリか
らの読出データが、出力ハイウェイ上でワイヤードオア
可とされ、しかも通話路全体での消費電力が抑制可とさ
れた、通話路メモリへの読出アクセス方法を供するにあ
る。本発明の第４の目的は、大規模通話路として構成さ
れる場合に、制御メモリ上での通話データ書込用アドレ
スおよび拡張ビットに対する外部からの更新、その制御
メモリからの通話データ書込用アドレスの外部への読出
が容易とされ、しかも通話路メモリからの読出データ
が、出力ハイウェイ上でワイヤードオア可とされ、更に
通話路全体での消費電力が抑制可とされた、時間スイッ
チそのものを供するにある。本発明の第５の目的は、そ
のような時間スイッチによって大規模通話路が構成され
る際での時間スイッチ集合体としての、時間スイッチマ
トリックスを供するにある。本発明の第６の目的は、そ
のような時間スイッチマトリックスを含む時分割通話路
を供するにある。本発明の第７の目的は、そのような時
分割通話路を具備してなる時分割ディジタル電子交換機
を供するにある。
て構成される場合に、時間スイッチ各々における制御メ
モリ上での通話データ書込用アドレスおよび拡張ビット
に対する外部からの更新、その制御メモリからの通話デ
ータ書込用アドレスの外部への読出が容易とされた、時
間スイッチへのアクセス方法を供するにある。本発明の
第２の目的は、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリへの書込データ
制御により、通話路全体での消費電力が抑制可とされ
た、通話路メモリへの書込アクセス方法を供するにあ
る。本発明の第３の目的は、大規模通話路として構成さ
れる場合に、時間スイッチ各々における通話路メモリか
らの読出データが、出力ハイウェイ上でワイヤードオア
可とされ、しかも通話路全体での消費電力が抑制可とさ
れた、通話路メモリへの読出アクセス方法を供するにあ
る。本発明の第４の目的は、大規模通話路として構成さ
れる場合に、制御メモリ上での通話データ書込用アドレ
スおよび拡張ビットに対する外部からの更新、その制御
メモリからの通話データ書込用アドレスの外部への読出
が容易とされ、しかも通話路メモリからの読出データ
が、出力ハイウェイ上でワイヤードオア可とされ、更に
通話路全体での消費電力が抑制可とされた、時間スイッ
チそのものを供するにある。本発明の第５の目的は、そ
のような時間スイッチによって大規模通話路が構成され
る際での時間スイッチ集合体としての、時間スイッチマ
トリックスを供するにある。本発明の第６の目的は、そ
のような時間スイッチマトリックスを含む時分割通話路
を供するにある。本発明の第７の目的は、そのような時
分割通話路を具備してなる時分割ディジタル電子交換機
を供するにある。
【０００８】
【課題を解決するための手段】上記第１の目的は、外部
アクセス用アドレスバス上の１以上のビットデータがそ
の制御メモリの自己選択データに一致した場合のみその
制御メモリに対する外部アクセスを許容するものとし
て、通話データ書込用アドレスおよび拡張ビットの更新
に際しては、外部アクセス用データバス上の１以上のビ
ットデータとその制御メモリの自己選択データとの比較
結果を拡張ビットとして、書込データとしての通話デー
タ書込用アドレスと対にして記憶せしめる一方、通話デ
ータ書込用アドレスの外部アクセス用データバス上への
読出に際しては、制御メモリより読み出される通話デー
タ書込用アドレスは、そのアドレスと対にして同時に読
み出される拡張ビットにもとづき、その時間スイッチ以
外の時間スイッチから読み出される通話データ書込用ア
ドレスとの間で、外部アクセス用データバス上でワイヤ
ードオア可なものとして出力制御されることで達成され
る。上記第２の目的は、制御メモリより、そのメモリに
更新可として、かつ対として記憶されている通話データ
書込用アドレスおよび拡張ビットを所定アドレス順にシ
ーケンシャルに順次読み出した上、その通話データ書込
用アドレスにもとづき通話路メモリを書込アクセスする
に際しては、同時に読み出された拡張ビットにもとづき
その通話路メモリにおける書込動作の可否を制御するこ
とで達成される。上記第３の目的は、カウンタからのカ
ウンタ値による通話データ読出用アドレスにもとづき通
話路メモリを読出アクセスするに際しては、拡張ビット
メモリから読み出された拡張ビットにもとづきその通話
路メモリにおける読出動作の可否を制御する一方、その
拡張ビットをゲート制御信号として、その通話路メモリ
から読み出された通話データは、該時間スイッチ以外の
時間スイッチにおける通話路メモリから読み出された通
話データとの間で、出力ハイウェイ上でワイヤードオア
可なものとしてゲート出力制御されることで達成され
る。
アクセス用アドレスバス上の１以上のビットデータがそ
の制御メモリの自己選択データに一致した場合のみその
制御メモリに対する外部アクセスを許容するものとし
て、通話データ書込用アドレスおよび拡張ビットの更新
に際しては、外部アクセス用データバス上の１以上のビ
ットデータとその制御メモリの自己選択データとの比較
結果を拡張ビットとして、書込データとしての通話デー
タ書込用アドレスと対にして記憶せしめる一方、通話デ
ータ書込用アドレスの外部アクセス用データバス上への
読出に際しては、制御メモリより読み出される通話デー
タ書込用アドレスは、そのアドレスと対にして同時に読
み出される拡張ビットにもとづき、その時間スイッチ以
外の時間スイッチから読み出される通話データ書込用ア
ドレスとの間で、外部アクセス用データバス上でワイヤ
ードオア可なものとして出力制御されることで達成され
る。上記第２の目的は、制御メモリより、そのメモリに
更新可として、かつ対として記憶されている通話データ
書込用アドレスおよび拡張ビットを所定アドレス順にシ
ーケンシャルに順次読み出した上、その通話データ書込
用アドレスにもとづき通話路メモリを書込アクセスする
に際しては、同時に読み出された拡張ビットにもとづき
その通話路メモリにおける書込動作の可否を制御するこ
とで達成される。上記第３の目的は、カウンタからのカ
ウンタ値による通話データ読出用アドレスにもとづき通
話路メモリを読出アクセスするに際しては、拡張ビット
メモリから読み出された拡張ビットにもとづきその通話
路メモリにおける読出動作の可否を制御する一方、その
拡張ビットをゲート制御信号として、その通話路メモリ
から読み出された通話データは、該時間スイッチ以外の
時間スイッチにおける通話路メモリから読み出された通
話データとの間で、出力ハイウェイ上でワイヤードオア
可なものとしてゲート出力制御されることで達成され
る。
【０００９】上記第４の目的は、制御メモリ周辺に、外
部アクセス用アドレスバス上の１以上のビットデータと
該制御メモリの自己選択データとを比較し、その比較結
果にもとづきその制御メモリに対する外部からのアクセ
スの可否を制御する比較器と、外部アクセス用データバ
ス上の１以上のビットデータとその制御メモリの自己選
択データとを比較し、その比較結果を該制御メモリへの
書込拡張ビットとして発生する比較器と、その制御メモ
リからの拡張ビットをゲート制御信号として、その制御
メモリより読み出される通話データ書込用アドレスを、
その時間スイッチ以外の時間スイッチにおける制御メモ
リより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子とを設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、その拡張ビットをゲート制御信号とし
て、その通話路メモリから読み出される通話データを、
その時間スイッチ以外の時間スイッチにおける通話路メ
モリより読み出される通話データとの間で、出力ハイウ
ェイ上でワイヤードオアを可能ならしめるゲート素子が
設けられることで達成される。上記第５の目的は、以上
の如く構成されてなる時間スイッチ各々を、各時間スイ
ッチ共通の外部アクセス用データバスおよび外部アクセ
ス用アドレスバスに並列的にマルチドロップ接続せしめ
ることで達成される。上記第６の目的は、以上の如く構
成されてなる時間スイッチマトリックスを、各時間スイ
ッチ共通の外部アクセス用データバスおよび外部アクセ
ス用アドレスバスを介し通話路制御回路に収容せしめる
ことで達成される。上記第７の目的は、そのように構成
されてなる時分割通話路を電子交換機に具備せしめるこ
とで達成される。
部アクセス用アドレスバス上の１以上のビットデータと
該制御メモリの自己選択データとを比較し、その比較結
果にもとづきその制御メモリに対する外部からのアクセ
スの可否を制御する比較器と、外部アクセス用データバ
ス上の１以上のビットデータとその制御メモリの自己選
択データとを比較し、その比較結果を該制御メモリへの
書込拡張ビットとして発生する比較器と、その制御メモ
リからの拡張ビットをゲート制御信号として、その制御
メモリより読み出される通話データ書込用アドレスを、
その時間スイッチ以外の時間スイッチにおける制御メモ
リより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子とを設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、その拡張ビットをゲート制御信号とし
て、その通話路メモリから読み出される通話データを、
その時間スイッチ以外の時間スイッチにおける通話路メ
モリより読み出される通話データとの間で、出力ハイウ
ェイ上でワイヤードオアを可能ならしめるゲート素子が
設けられることで達成される。上記第５の目的は、以上
の如く構成されてなる時間スイッチ各々を、各時間スイ
ッチ共通の外部アクセス用データバスおよび外部アクセ
ス用アドレスバスに並列的にマルチドロップ接続せしめ
ることで達成される。上記第６の目的は、以上の如く構
成されてなる時間スイッチマトリックスを、各時間スイ
ッチ共通の外部アクセス用データバスおよび外部アクセ
ス用アドレスバスを介し通話路制御回路に収容せしめる
ことで達成される。上記第７の目的は、そのように構成
されてなる時分割通話路を電子交換機に具備せしめるこ
とで達成される。
【００１０】
【作用】通話路制御回路が各時間スイッチ共通の外部ア
クセス用のアドレスバスおよびデータバスを介し時間ス
イッチ各々をアクセスするに際しては、そのアドレスバ
ス上の１以上のビットデータがその制御メモリの自己選
択データに一致した場合のみその制御メモリを含む時間
スイッチに対する外部アクセスを許容するものとして、
通話データ書込用アドレスおよび拡張ビットの更新に際
しては、データバス上の１以上のビットデータとその制
御メモリの自己選択データとの比較結果を拡張ビットと
して、書込データとしての通話データ書込用アドレスと
対にして記憶せしめる一方、通話データ書込用アドレス
のデータバス上への読出に際しては、制御メモリより読
み出される通話データ書込用アドレスは、そのアドレス
と対にして同時に読み出される拡張ビットにもとづき、
その時間スイッチ以外の時間スイッチから読み出される
通話データ書込用アドレスとの間で、データバス上でワ
イヤードオア可なものとして出力制御されるようにした
ものである。また、制御メモリより、そのメモリに更新
可として、かつ対として記憶されている通話データ書込
用アドレスおよび拡張ビットを所定アドレス順にシーケ
ンシャルに順次読み出した上、その通話データ書込用ア
ドレスにもとづき通話路メモリを書込アクセスするに際
しては、同時に読み出された拡張ビットにもとづきその
通話路メモリにおける書込動作の可否を制御するように
すれば、通話路メモリでの書込動作は抑えられるから、
通話路メモリでの消費電力が少なくて済まされるもので
ある。更に、カウンタからのカウント値による通話デー
タ読出用アドレスにもとづき通話路メモリを読出アクセ
スするに際しては、拡張ビットメモリより所定アドレス
順にシーケンシャルに順次読み出した拡張ビットにもと
づきその通話路メモリにおける読出動作の可否を制御す
るようにすれば、通話路メモリでの読出動作は抑えられ
るから、通話路メモリでの消費電力が少なくて済まされ
るものである。また、この拡張ビットをゲート制御信号
として、その通話路メモリから読み出された通話データ
が所定にゲート出力制御される場合は、複数の時間スイ
ッチにおける通話路メモリから同時に読み出された通話
データは、出力ハイウェイ上でそのままワイヤードオア
され得るものである。
クセス用のアドレスバスおよびデータバスを介し時間ス
イッチ各々をアクセスするに際しては、そのアドレスバ
ス上の１以上のビットデータがその制御メモリの自己選
択データに一致した場合のみその制御メモリを含む時間
スイッチに対する外部アクセスを許容するものとして、
通話データ書込用アドレスおよび拡張ビットの更新に際
しては、データバス上の１以上のビットデータとその制
御メモリの自己選択データとの比較結果を拡張ビットと
して、書込データとしての通話データ書込用アドレスと
対にして記憶せしめる一方、通話データ書込用アドレス
のデータバス上への読出に際しては、制御メモリより読
み出される通話データ書込用アドレスは、そのアドレス
と対にして同時に読み出される拡張ビットにもとづき、
その時間スイッチ以外の時間スイッチから読み出される
通話データ書込用アドレスとの間で、データバス上でワ
イヤードオア可なものとして出力制御されるようにした
ものである。また、制御メモリより、そのメモリに更新
可として、かつ対として記憶されている通話データ書込
用アドレスおよび拡張ビットを所定アドレス順にシーケ
ンシャルに順次読み出した上、その通話データ書込用ア
ドレスにもとづき通話路メモリを書込アクセスするに際
しては、同時に読み出された拡張ビットにもとづきその
通話路メモリにおける書込動作の可否を制御するように
すれば、通話路メモリでの書込動作は抑えられるから、
通話路メモリでの消費電力が少なくて済まされるもので
ある。更に、カウンタからのカウント値による通話デー
タ読出用アドレスにもとづき通話路メモリを読出アクセ
スするに際しては、拡張ビットメモリより所定アドレス
順にシーケンシャルに順次読み出した拡張ビットにもと
づきその通話路メモリにおける読出動作の可否を制御す
るようにすれば、通話路メモリでの読出動作は抑えられ
るから、通話路メモリでの消費電力が少なくて済まされ
るものである。また、この拡張ビットをゲート制御信号
として、その通話路メモリから読み出された通話データ
が所定にゲート出力制御される場合は、複数の時間スイ
ッチにおける通話路メモリから同時に読み出された通話
データは、出力ハイウェイ上でそのままワイヤードオア
され得るものである。
【００１１】
【実施例】以下、本発明を図１から図３により説明す
る。先ず本発明による、ランダム書込・シーケンシャル
読出に係る時間スイッチについて説明すれば、図１はそ
の一例での構成を示したものである。これによる場合、
所定周期でカウント値が更新されるカウンタ４と、カウ
ンタ４からのカウント値を読出アドレスとして、更新可
として記憶されている通話データ書込用アドレスが対と
してその入力チャネルの空き塞り状態を示す拡張ビット
とともに所定周期で外部に順次読み出される制御メモリ
５と、制御メモリ５からの通話データ書込用アドレスを
書込アドレス、カウンタ５からのカウンタ値を読出アド
レスとして、入力ハイウェイ１からのフレーム形式通話
データのランダム書込、出力ハイウェイ２へのフレーム
形式通話データのシーケンシャル読出が行われる通話路
メモリ３と、制御メモリ５から読み出された通話データ
書込用アドレスを書込アドレス、カウンタ５からのカウ
ンタ値を読出アドレスとして、制御メモリ５から通話デ
ータ書込用アドレスとともに読み出された拡張ビットを
記憶し、拡張ビットが所定周期で外部に読み出される拡
張ビットメモリ１３とを少なくとも含むものとして構成
されたものとなっている。
る。先ず本発明による、ランダム書込・シーケンシャル
読出に係る時間スイッチについて説明すれば、図１はそ
の一例での構成を示したものである。これによる場合、
所定周期でカウント値が更新されるカウンタ４と、カウ
ンタ４からのカウント値を読出アドレスとして、更新可
として記憶されている通話データ書込用アドレスが対と
してその入力チャネルの空き塞り状態を示す拡張ビット
とともに所定周期で外部に順次読み出される制御メモリ
５と、制御メモリ５からの通話データ書込用アドレスを
書込アドレス、カウンタ５からのカウンタ値を読出アド
レスとして、入力ハイウェイ１からのフレーム形式通話
データのランダム書込、出力ハイウェイ２へのフレーム
形式通話データのシーケンシャル読出が行われる通話路
メモリ３と、制御メモリ５から読み出された通話データ
書込用アドレスを書込アドレス、カウンタ５からのカウ
ンタ値を読出アドレスとして、制御メモリ５から通話デ
ータ書込用アドレスとともに読み出された拡張ビットを
記憶し、拡張ビットが所定周期で外部に読み出される拡
張ビットメモリ１３とを少なくとも含むものとして構成
されたものとなっている。
【００１２】さて、通話路メモリ３は一般に複数面のメ
モリ（メモリ個々の容量は通話データ１フレーム分）か
ら構成され、その書込／読出モードはフレーム周期で交
互に更新されているが、先ず入力ハイウェイ１からの通
話データの通話路メモリ３への書込モード時での動作に
ついて説明すれば以下のようである。即ち、書込モード
においては、通話路メモリ３への通話データ書込用アド
レスは、カウンタ４からのカウント値を読出アドレスと
して、セレクタ１２を介し制御メモリ５が読出アクセス
されることで発生されるものとなっている。制御メモリ
５からセレクタ６を介し与えられる通話データ書込用ア
ドレスにより通話路メモリ３には通話データが書き込ま
れるわけでが、その際、制御メモリ５から通話データ書
込用アドレスとともに読み出される拡張ビットはセレク
タ１４を介しＡＮＤ回路１１でクロック信号と論理積さ
れた上、通話路メモリ３に対し書込動作可否制御信号と
して入力されるようになっている。拡張ビットは入力チ
ャネルが空いているか塞がっているかを示しているが、
入力チャネルが空いている場合での書込は不要とされる
から、通話路メモリ３に対する書込動作の実行可否は拡
張ビットによって制御し得るものである。換言すれば、
拡張ビットが“１”状態にある場合は書込動作が許容さ
れるが、“０”状態にある場合は書込動作を不可とする
ものである。これにより空き入力チャネルに対する書込
アクセスは禁止されるものである。したがって、複数の
時間スイッチによって大規模通話路が構成される場合に
は、全体として相当な消費電力の低減化が図れるもので
ある。また、通話データの通話路メモリ３への書込に際
しては、制御メモリ５から通話データ書込用アドレスと
ともに読み出された拡張ビットは、その通話データ書込
用アドレスを書込アドレスとして拡張ビットメモリ１３
に書き込まれるようになっている。拡張ビットメモリ１
３に書込された拡張ビットは後に通話路メモリ３から読
み出された読出データをゲート制御するために用いられ
るが、これについては後述するところである。
モリ（メモリ個々の容量は通話データ１フレーム分）か
ら構成され、その書込／読出モードはフレーム周期で交
互に更新されているが、先ず入力ハイウェイ１からの通
話データの通話路メモリ３への書込モード時での動作に
ついて説明すれば以下のようである。即ち、書込モード
においては、通話路メモリ３への通話データ書込用アド
レスは、カウンタ４からのカウント値を読出アドレスと
して、セレクタ１２を介し制御メモリ５が読出アクセス
されることで発生されるものとなっている。制御メモリ
５からセレクタ６を介し与えられる通話データ書込用ア
ドレスにより通話路メモリ３には通話データが書き込ま
れるわけでが、その際、制御メモリ５から通話データ書
込用アドレスとともに読み出される拡張ビットはセレク
タ１４を介しＡＮＤ回路１１でクロック信号と論理積さ
れた上、通話路メモリ３に対し書込動作可否制御信号と
して入力されるようになっている。拡張ビットは入力チ
ャネルが空いているか塞がっているかを示しているが、
入力チャネルが空いている場合での書込は不要とされる
から、通話路メモリ３に対する書込動作の実行可否は拡
張ビットによって制御し得るものである。換言すれば、
拡張ビットが“１”状態にある場合は書込動作が許容さ
れるが、“０”状態にある場合は書込動作を不可とする
ものである。これにより空き入力チャネルに対する書込
アクセスは禁止されるものである。したがって、複数の
時間スイッチによって大規模通話路が構成される場合に
は、全体として相当な消費電力の低減化が図れるもので
ある。また、通話データの通話路メモリ３への書込に際
しては、制御メモリ５から通話データ書込用アドレスと
ともに読み出された拡張ビットは、その通話データ書込
用アドレスを書込アドレスとして拡張ビットメモリ１３
に書き込まれるようになっている。拡張ビットメモリ１
３に書込された拡張ビットは後に通話路メモリ３から読
み出された読出データをゲート制御するために用いられ
るが、これについては後述するところである。
【００１３】一方、通話データの通話路メモリ３からの
読出モードにおいては、カウンタ４からセレクタ６を介
し与えられる通話データ読出用アドレスによって通話デ
ータが通話路メモリ３から読み出されるが、その読出に
際しては、セレクタ６を介された、カウンタ４からの通
話データ読出用アドレスを読出アドレスとして、拡張ビ
ットメモリ１３からは拡張ビットが同時に読み出される
ものとなっている。この拡張ビットはセレクタ１４を介
し通話路メモリ３に読出動作可否制御信号として入力さ
れるが、これによって通話データの通話路メモリ３から
の読出動作の実行可否が制御されるものである。即ち、
拡張ビットが“１”状態にある場合は読出動作が許容さ
れるが、“０”状態にある場合は読出動作を不可とする
ものである。これにより空き入力チャネルに対する読出
アクセスは禁止されるものである。したがって、複数の
時間スイッチによって大規模通話路が構成される場合に
は、全体として相当な消費電力の低減化が図れるもので
ある。このように、拡張ビットが“１”状態にある場合
にのみ、通話路メモリ３からは通話データが読み出され
るが、通話路メモリ３から読み出される通話データは、
拡張ビットメモリ１３から読み出された拡張ビットによ
りＡＮＤ回路７でゲート制御された上、出力ハイウェイ
２上に出力されるようになっている。マトリックス状に
配置された、複数（一般にＮ2個、但し、Ｎは２以上の
整数）の時間スイッチによって大規模通話路が構成され
る場合には、ＡＮＤ回路７出力は多入力ＯＲ回路を介し
出力ハイウェイ上に出力されればよいものであるが、Ａ
ＮＤ回路７の代りにトライステートのバッファゲートを
使用し、拡張ビットが“１”状態にある場合にその出力
インピーダンス状態を低出力インピーダンス状態とすべ
く、拡張ビットによってゲート出力のインピーダンス状
態を制御する場合は、多入力ＯＲ回路を要することなく
出力ハイウェイ２上でそれらゲート出力がワイヤードオ
アされ得るものとなっている。
読出モードにおいては、カウンタ４からセレクタ６を介
し与えられる通話データ読出用アドレスによって通話デ
ータが通話路メモリ３から読み出されるが、その読出に
際しては、セレクタ６を介された、カウンタ４からの通
話データ読出用アドレスを読出アドレスとして、拡張ビ
ットメモリ１３からは拡張ビットが同時に読み出される
ものとなっている。この拡張ビットはセレクタ１４を介
し通話路メモリ３に読出動作可否制御信号として入力さ
れるが、これによって通話データの通話路メモリ３から
の読出動作の実行可否が制御されるものである。即ち、
拡張ビットが“１”状態にある場合は読出動作が許容さ
れるが、“０”状態にある場合は読出動作を不可とする
ものである。これにより空き入力チャネルに対する読出
アクセスは禁止されるものである。したがって、複数の
時間スイッチによって大規模通話路が構成される場合に
は、全体として相当な消費電力の低減化が図れるもので
ある。このように、拡張ビットが“１”状態にある場合
にのみ、通話路メモリ３からは通話データが読み出され
るが、通話路メモリ３から読み出される通話データは、
拡張ビットメモリ１３から読み出された拡張ビットによ
りＡＮＤ回路７でゲート制御された上、出力ハイウェイ
２上に出力されるようになっている。マトリックス状に
配置された、複数（一般にＮ2個、但し、Ｎは２以上の
整数）の時間スイッチによって大規模通話路が構成され
る場合には、ＡＮＤ回路７出力は多入力ＯＲ回路を介し
出力ハイウェイ上に出力されればよいものであるが、Ａ
ＮＤ回路７の代りにトライステートのバッファゲートを
使用し、拡張ビットが“１”状態にある場合にその出力
インピーダンス状態を低出力インピーダンス状態とすべ
く、拡張ビットによってゲート出力のインピーダンス状
態を制御する場合は、多入力ＯＲ回路を要することなく
出力ハイウェイ２上でそれらゲート出力がワイヤードオ
アされ得るものとなっている。
【００１４】以上のように、制御メモリ５には通話デー
タ書込用アドレスおよび拡張ビットが対として記憶され
ているが、これらは必要に応じ更新されたり、また、必
要に応じ通話路制御回路に読み出されるものとなってい
る。ここで、制御メモリ５に対する外部からのアクセ
ス、即ち、通話路制御回路による書込／読出アクセスに
ついて説明すれば、そのアクセスは各時間スイッチに共
通とされた外部アクセス用データバス（本例では１６ビ
ット構成のものを想定）ＤＡＴＡ、外部アクセス用アド
レスバス（本例では１６ビット構成のものを想定）ＡＤ
ＤＲおよび書込／読出モード制御信号Ｒ／Ｗ（−）によ
って行われるようになっている。マトリックス状に配置
された、複数の時間スイッチによって大規模通話路が構
成される場合には、何れかの列方向、または行方向の複
数の時間スイッチが選択された上、それに対してアクセ
スが行われるが、その選択制御は、外部アクセス用アド
レスバスＡＤＤＲにおける所定数のビット（本例では上
位側３ビット）と、その時間スイッチの自己選択データ
ＩＤＯ×××（×××：０００〜１１１の何れか）との
比較結果によるものとなっている。自己選択データＩＤ
Ｏ×××は比較器９周辺にジャンパ線等により予め設定
されているが、これと外部アクセス用アドレスバスＡＤ
ＤＲからの上位側３ビットとを比較器９で比較し、その
比較結果をして制御メモリ５に対する書込／読出アクセ
スの可否が制御されているものである。書込／読出アク
セスが許容された場合での書込／読出アクセスアドレス
は、外部アクセス用アドレスバスＡＤＤＲ上における下
位側１３ビットとされた上、セレクタ１２を介し制御メ
モリ５に入力されているものである。
タ書込用アドレスおよび拡張ビットが対として記憶され
ているが、これらは必要に応じ更新されたり、また、必
要に応じ通話路制御回路に読み出されるものとなってい
る。ここで、制御メモリ５に対する外部からのアクセ
ス、即ち、通話路制御回路による書込／読出アクセスに
ついて説明すれば、そのアクセスは各時間スイッチに共
通とされた外部アクセス用データバス（本例では１６ビ
ット構成のものを想定）ＤＡＴＡ、外部アクセス用アド
レスバス（本例では１６ビット構成のものを想定）ＡＤ
ＤＲおよび書込／読出モード制御信号Ｒ／Ｗ（−）によ
って行われるようになっている。マトリックス状に配置
された、複数の時間スイッチによって大規模通話路が構
成される場合には、何れかの列方向、または行方向の複
数の時間スイッチが選択された上、それに対してアクセ
スが行われるが、その選択制御は、外部アクセス用アド
レスバスＡＤＤＲにおける所定数のビット（本例では上
位側３ビット）と、その時間スイッチの自己選択データ
ＩＤＯ×××（×××：０００〜１１１の何れか）との
比較結果によるものとなっている。自己選択データＩＤ
Ｏ×××は比較器９周辺にジャンパ線等により予め設定
されているが、これと外部アクセス用アドレスバスＡＤ
ＤＲからの上位側３ビットとを比較器９で比較し、その
比較結果をして制御メモリ５に対する書込／読出アクセ
スの可否が制御されているものである。書込／読出アク
セスが許容された場合での書込／読出アクセスアドレス
は、外部アクセス用アドレスバスＡＤＤＲ上における下
位側１３ビットとされた上、セレクタ１２を介し制御メ
モリ５に入力されているものである。
【００１５】また、制御メモリ５での記憶内容、即ち、
通話データ書込用アドレスを通話路制御回路からの書込
アクセスによって更新するに際しては、拡張ビットも併
せて更新される必要があるが、更新されるべき拡張ビッ
トは比較器８で発生されるものとなっている。比較器８
ではバッファゲートを介された、外部アクセス用データ
バスＤＡＴＡにおける所定数のビット（本例では上位側
３ビット）と、予め設定されている、その時間スイッチ
の自己選択データＩＤＩ×××（×××：０００〜１１
１の何れか）とが比較されており、その比較結果を拡張
ビットとして発生しているものである。したがって、書
込アクセスの際には、通話データ書込用アドレスとして
の、外部アクセス用データバスＤＡＴＡにおける下位側
１３ビットデータは、比較器８からの拡張ビットととも
に制御メモリ５上の同一アドレスに対として書込みされ
得るものである。
通話データ書込用アドレスを通話路制御回路からの書込
アクセスによって更新するに際しては、拡張ビットも併
せて更新される必要があるが、更新されるべき拡張ビッ
トは比較器８で発生されるものとなっている。比較器８
ではバッファゲートを介された、外部アクセス用データ
バスＤＡＴＡにおける所定数のビット（本例では上位側
３ビット）と、予め設定されている、その時間スイッチ
の自己選択データＩＤＩ×××（×××：０００〜１１
１の何れか）とが比較されており、その比較結果を拡張
ビットとして発生しているものである。したがって、書
込アクセスの際には、通話データ書込用アドレスとして
の、外部アクセス用データバスＤＡＴＡにおける下位側
１３ビットデータは、比較器８からの拡張ビットととも
に制御メモリ５上の同一アドレスに対として書込みされ
得るものである。
【００１６】更に、制御メモリ５上での記憶内容を通話
路制御回路に読み出す必要がある場合には、制御メモリ
５に対し通話路制御回路によって読出アクセスが行わ
れ、制御メモリ５より読み出された通話データ書込用ア
ドレスが外部アクセス用データバスＤＡＴＡを介し通話
路制御回路によって読取られる必要があるが、複数の時
間スイッチによって大規模通話路が構成される場合を考
慮すれば、制御メモリ５から読み出される通話データ書
込用アドレスは、外部アクセス用データバスＤＡＴＡ上
で他の時間スイッチから読み出された通話データ書込用
アドレスとワイヤードオアされるべく、トライステート
バッファ１０を介し外部アクセス用データバスＤＡＴＡ
上に出力されるものとなっている。通話データ書込用ア
ドレスと同時に読み出される拡張ビットによってトライ
ステートバッファ１０での出力インピーダンスが制御さ
れればよいものであり、必要に応じその拡張ビットを上
位側３ビットのうち、何れかのビットに割当てて通話デ
ータ書込用アドレスとともに出力することも可能となっ
ている。なお、その際、自己選択データＩＤＩ×××が
上位側３ビットとして併せて、外部アクセス用データバ
スＤＡＴＡ上に出力される場合は、制御メモリでの記憶
内容は後での通話路制御回路による再書込よって容易に
再現され得るものである。
路制御回路に読み出す必要がある場合には、制御メモリ
５に対し通話路制御回路によって読出アクセスが行わ
れ、制御メモリ５より読み出された通話データ書込用ア
ドレスが外部アクセス用データバスＤＡＴＡを介し通話
路制御回路によって読取られる必要があるが、複数の時
間スイッチによって大規模通話路が構成される場合を考
慮すれば、制御メモリ５から読み出される通話データ書
込用アドレスは、外部アクセス用データバスＤＡＴＡ上
で他の時間スイッチから読み出された通話データ書込用
アドレスとワイヤードオアされるべく、トライステート
バッファ１０を介し外部アクセス用データバスＤＡＴＡ
上に出力されるものとなっている。通話データ書込用ア
ドレスと同時に読み出される拡張ビットによってトライ
ステートバッファ１０での出力インピーダンスが制御さ
れればよいものであり、必要に応じその拡張ビットを上
位側３ビットのうち、何れかのビットに割当てて通話デ
ータ書込用アドレスとともに出力することも可能となっ
ている。なお、その際、自己選択データＩＤＩ×××が
上位側３ビットとして併せて、外部アクセス用データバ
スＤＡＴＡ上に出力される場合は、制御メモリでの記憶
内容は後での通話路制御回路による再書込よって容易に
再現され得るものである。
【００１７】ここで、外部アクセス用データバスＤＡＴ
Ａからの上位側３ビット（ＤＡＴＡ１３〜１５）と自己
選択データＩＤＩ×××との関係によって拡張ビットが
如何に発生されるか、また、外部アクセス用アドレスバ
スＡＤＤＲからの上位側３ビット（ＡＤＤＲ１３〜１
５）と自己選択データＩＤＯ×××との関係によって制
御メモリ５が如何にアクセス可能状態（チップイネーブ
ル状態）におかれるか、更に拡張ビットの状態によって
如何に制御メモリ５からの読出出力が外部アクセス用デ
ータバスＤＡＴＡ上に出力されるか、を確認の意味で図
２により説明すれば以下のようである。即ち、図２から
も判るように、制御メモリ５に対し何等かのアクセスを
行う場合には、ＡＤＤＲ１３〜１５とＩＤＯ×××とが
一致していることが前提条件となっている。この前提条
件の下に制御メモリ５に対し書込みが行われる際（書込
／読出モード制御信号Ｒ／Ｗ（−）が“０”状態にある
場合）には、ＤＡＴＡ１３〜１５とＩＤＩ×××とが一
致している場合は拡張ビットは“１”として、一致して
いない場合には“０”として発生された上、制御メモリ
５に書込まれるものであることが判る。また、制御メモ
リ５からの読出が行われる際（書込／読出モード制御信
号Ｒ／Ｗ（−）が“１”状態にある場合）は、制御メモ
リ５より読み出された拡張ビットが“１”の場合のみ、
読出出力が結果的に外部アクセス用データバスＤＡＴＡ
上に低出力インピーダンス状態で出力され、それが
“０”の場合にはトライステートバッファ１０は高出力
インピーダンス状態におかれ、結果的に外部アクセス用
データバスＤＡＴＡ上に出力され得ないものであること
が判る。
Ａからの上位側３ビット（ＤＡＴＡ１３〜１５）と自己
選択データＩＤＩ×××との関係によって拡張ビットが
如何に発生されるか、また、外部アクセス用アドレスバ
スＡＤＤＲからの上位側３ビット（ＡＤＤＲ１３〜１
５）と自己選択データＩＤＯ×××との関係によって制
御メモリ５が如何にアクセス可能状態（チップイネーブ
ル状態）におかれるか、更に拡張ビットの状態によって
如何に制御メモリ５からの読出出力が外部アクセス用デ
ータバスＤＡＴＡ上に出力されるか、を確認の意味で図
２により説明すれば以下のようである。即ち、図２から
も判るように、制御メモリ５に対し何等かのアクセスを
行う場合には、ＡＤＤＲ１３〜１５とＩＤＯ×××とが
一致していることが前提条件となっている。この前提条
件の下に制御メモリ５に対し書込みが行われる際（書込
／読出モード制御信号Ｒ／Ｗ（−）が“０”状態にある
場合）には、ＤＡＴＡ１３〜１５とＩＤＩ×××とが一
致している場合は拡張ビットは“１”として、一致して
いない場合には“０”として発生された上、制御メモリ
５に書込まれるものであることが判る。また、制御メモ
リ５からの読出が行われる際（書込／読出モード制御信
号Ｒ／Ｗ（−）が“１”状態にある場合）は、制御メモ
リ５より読み出された拡張ビットが“１”の場合のみ、
読出出力が結果的に外部アクセス用データバスＤＡＴＡ
上に低出力インピーダンス状態で出力され、それが
“０”の場合にはトライステートバッファ１０は高出力
インピーダンス状態におかれ、結果的に外部アクセス用
データバスＤＡＴＡ上に出力され得ないものであること
が判る。
【００１８】図３はまた、以上の構成の時間スイッチを
４個含む大規模時分割通話路の一例での構成を示したも
のである。これによる場合、時間スイッチ３０１，３０
２，３０３，３０４は共通の外部アクセス用データバス
および外部アクセス用アドレスバスに並列的にマルチド
ロップ接続せしめられ、それら全体は時間スイッチマト
リックスとして構成された上、通話路制御回路に収容さ
れたものとなっている。但し、本例での時間スイッチ３
０１，３０２，３０３，３０４では通話データ出力用に
ＡＮＤ回路が使用されていることから、ＯＲ回路４０
１，４０２が通話データ論理和用に必要となっている。
ここで、その通話路全体としての動作について簡単なが
ら説明すれば、時間スイッチマトリックスを構成してい
る時間スイッチ３０１，３０２，３０３，３０４各々で
の自己選択データＩＤＩ×××，ＩＤＯ×××を便宜
上、（ＩＤＩ×××，ＩＤＯ×××）で表現することと
して、それぞれ（０００，０００）、（０００，００
１）、（００１，０００）、（００１，００１）とす
る。さて、入力ハイウェイ１０１上のタイムスロット
（チャネルと同義）Ｔ１における通話データＤＡ１を、
出力ハイウェイ２０２上のタイムスロットＴ２に挿入接
続する場合を想定すれば、図からも明らかなように、時
間スイッチ３０２でタイムスロット変換を行えばよいこ
とが判る。したがって、通話路制御回路５０１よりマル
チドロップ接続された全ての時間スイッチ３０１，３０
２，３０３，３０４に対し、ＤＡＴＡ１３〜１５＝００
０、ＡＤＤＲ１３〜１５＝００１とした上、それら時間
スイッチ３０１，３０２，３０３，３０４各々における
制御メモリのアドレスＴ１に通話データ書込用アドレス
データＴ２を書込むように書込アクセスすれば、時間ス
イッチ３０２における制御メモリにはその通話データ書
込用アドレスデータＴ２とともに、拡張ビットが“１”
として書込まれる一方では、時間スイッチ３０４におけ
る制御メモリにはその通話データ書込用アドレスデータ
Ｔ２とともに、拡張ビットが“０”として書込まれるこ
とになるが、何れにしても時間スイッチ３０１，３０３
はアクセスされることはなく記憶内容の更新は行われな
いものとなっている。さて、入力ハイウェイ１０１上の
タイムスロットＴ１での通話デ−タＤＡ１は時間スイッ
チ３０２における制御メモリの拡張ビットが“１”であ
ることから、通話データ書込用アドレスデータＴ２を書
込アドレスとして、時間スイッチ３０２における通話路
メモリのアドレスＴ２に書込まれ、また、これと同時
に、制御メモリからの通話データ書込用アドレスデータ
Ｔ２を書込アドレスとして、拡張ビットメモリのアドレ
スＴ２には拡張ビット“１”が書き込まれることにな
る。一方、入力ハイウェイ１０２上のタイムスロットＴ
１での通話デ−タＤＡ２は時間スイッチ３０４における
制御メモリの拡張ビットが“０”であることから、時間
スイッチ３０４における通話路メモリのアドレスＴ２へ
の書き込みは行われないものとなっている。但し、その
際、時間スイッチ３０４においては、制御メモリからの
通話データ書込用アドレスデータＴ２を書込アドレスと
して、拡張ビットメモリのアドレスＴ２には拡張ビット
“０”が書き込まれるものとなっている。やがて、カウ
ンタからの通話データ読出用アドレスに従って時間スイ
ッチ３０２，３０４各々における通話路メモリからは通
話データが読み出されるところとなるが、その際、拡張
ビットが“１”に設定されている時間スイッチ３０２か
らのみタイムスロットＴ２に通話デ−タＤＡ１が読み出
され、拡張ビットが“０”に設定されている時間スイッ
チ３０４では通話路メモリのアドレスＴ２からからの読
み出し動作は行われず、タイムスロットＴ２での読出通
話データとして“０”が出力されることになる。よっ
て、時間スイッチ３０２，３０４各々からの読出出力を
ＯＲ回路４０２で論理和するようにすれば、出力ハイウ
ェイ２０１上のタイムスロットＴ２には通話デ−タＤＡ
１が挿入されるものである。なお、本例での通話路は４
個の時間スイッチより構成されているが、自己選択デー
タＩＤＩ×××，ＩＤＯ×××が３ビットとして構成さ
れている場合には、最大８×８個の時間スイッチよりな
るマトリックスまで拡大可能であり、また、そのビット
数を増やすことによっては、より大規模なマトリックス
が構成可能であることは明らかである。
４個含む大規模時分割通話路の一例での構成を示したも
のである。これによる場合、時間スイッチ３０１，３０
２，３０３，３０４は共通の外部アクセス用データバス
および外部アクセス用アドレスバスに並列的にマルチド
ロップ接続せしめられ、それら全体は時間スイッチマト
リックスとして構成された上、通話路制御回路に収容さ
れたものとなっている。但し、本例での時間スイッチ３
０１，３０２，３０３，３０４では通話データ出力用に
ＡＮＤ回路が使用されていることから、ＯＲ回路４０
１，４０２が通話データ論理和用に必要となっている。
ここで、その通話路全体としての動作について簡単なが
ら説明すれば、時間スイッチマトリックスを構成してい
る時間スイッチ３０１，３０２，３０３，３０４各々で
の自己選択データＩＤＩ×××，ＩＤＯ×××を便宜
上、（ＩＤＩ×××，ＩＤＯ×××）で表現することと
して、それぞれ（０００，０００）、（０００，００
１）、（００１，０００）、（００１，００１）とす
る。さて、入力ハイウェイ１０１上のタイムスロット
（チャネルと同義）Ｔ１における通話データＤＡ１を、
出力ハイウェイ２０２上のタイムスロットＴ２に挿入接
続する場合を想定すれば、図からも明らかなように、時
間スイッチ３０２でタイムスロット変換を行えばよいこ
とが判る。したがって、通話路制御回路５０１よりマル
チドロップ接続された全ての時間スイッチ３０１，３０
２，３０３，３０４に対し、ＤＡＴＡ１３〜１５＝００
０、ＡＤＤＲ１３〜１５＝００１とした上、それら時間
スイッチ３０１，３０２，３０３，３０４各々における
制御メモリのアドレスＴ１に通話データ書込用アドレス
データＴ２を書込むように書込アクセスすれば、時間ス
イッチ３０２における制御メモリにはその通話データ書
込用アドレスデータＴ２とともに、拡張ビットが“１”
として書込まれる一方では、時間スイッチ３０４におけ
る制御メモリにはその通話データ書込用アドレスデータ
Ｔ２とともに、拡張ビットが“０”として書込まれるこ
とになるが、何れにしても時間スイッチ３０１，３０３
はアクセスされることはなく記憶内容の更新は行われな
いものとなっている。さて、入力ハイウェイ１０１上の
タイムスロットＴ１での通話デ−タＤＡ１は時間スイッ
チ３０２における制御メモリの拡張ビットが“１”であ
ることから、通話データ書込用アドレスデータＴ２を書
込アドレスとして、時間スイッチ３０２における通話路
メモリのアドレスＴ２に書込まれ、また、これと同時
に、制御メモリからの通話データ書込用アドレスデータ
Ｔ２を書込アドレスとして、拡張ビットメモリのアドレ
スＴ２には拡張ビット“１”が書き込まれることにな
る。一方、入力ハイウェイ１０２上のタイムスロットＴ
１での通話デ−タＤＡ２は時間スイッチ３０４における
制御メモリの拡張ビットが“０”であることから、時間
スイッチ３０４における通話路メモリのアドレスＴ２へ
の書き込みは行われないものとなっている。但し、その
際、時間スイッチ３０４においては、制御メモリからの
通話データ書込用アドレスデータＴ２を書込アドレスと
して、拡張ビットメモリのアドレスＴ２には拡張ビット
“０”が書き込まれるものとなっている。やがて、カウ
ンタからの通話データ読出用アドレスに従って時間スイ
ッチ３０２，３０４各々における通話路メモリからは通
話データが読み出されるところとなるが、その際、拡張
ビットが“１”に設定されている時間スイッチ３０２か
らのみタイムスロットＴ２に通話デ−タＤＡ１が読み出
され、拡張ビットが“０”に設定されている時間スイッ
チ３０４では通話路メモリのアドレスＴ２からからの読
み出し動作は行われず、タイムスロットＴ２での読出通
話データとして“０”が出力されることになる。よっ
て、時間スイッチ３０２，３０４各々からの読出出力を
ＯＲ回路４０２で論理和するようにすれば、出力ハイウ
ェイ２０１上のタイムスロットＴ２には通話デ−タＤＡ
１が挿入されるものである。なお、本例での通話路は４
個の時間スイッチより構成されているが、自己選択デー
タＩＤＩ×××，ＩＤＯ×××が３ビットとして構成さ
れている場合には、最大８×８個の時間スイッチよりな
るマトリックスまで拡大可能であり、また、そのビット
数を増やすことによっては、より大規模なマトリックス
が構成可能であることは明らかである。
【００１９】以上、本発明による時間スイッチを中心と
して、その時間スイッチへのアクセス方法、その時間ス
イッチにおける通話路メモリへの書込アクセス方法、そ
の時間スイッチにおける通話路メモリへの読出アクセス
方法、その時間スイッチそのもの、その時間スイッチ集
合体としての時間スイッチマトリックス、その時間スイ
ッチマトリックスが通話路制御回路に収容せしめられて
いる時分割通話路について説明したが、これら技術は何
れも時分割ディジタル電子交換機に適用され得るもので
あることは明らかである。
して、その時間スイッチへのアクセス方法、その時間ス
イッチにおける通話路メモリへの書込アクセス方法、そ
の時間スイッチにおける通話路メモリへの読出アクセス
方法、その時間スイッチそのもの、その時間スイッチ集
合体としての時間スイッチマトリックス、その時間スイ
ッチマトリックスが通話路制御回路に収容せしめられて
いる時分割通話路について説明したが、これら技術は何
れも時分割ディジタル電子交換機に適用され得るもので
あることは明らかである。
【００２０】
【発明の効果】以上、説明したように、請求項１による
場合は、大規模通話路として構成される場合に、時間ス
イッチ各々における制御メモリ上での通話データ読出用
アドレスおよび拡張ビットに対する外部からの更新、そ
の制御メモリからの通話データ読出用アドレスの外部へ
の読出が容易とされ、また、請求項２による場合には、
大規模通話路として構成される場合に、時間スイッチ各
々における通話路メモリへの書込データ制御により、通
話路全体での消費電力が抑制可とされ、請求項３による
場合にはまた、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリからの読出デー
タが、出力ハイウェイ上でワイヤードオア可とされ、し
かも通話路全体での消費電力が抑制可とされ、更に請求
項４によれば、大規模通話路として構成される場合に、
制御メモリ上での通話データ読出用アドレスおよび拡張
ビットに対する外部からの更新、その制御メモリからの
通話データ読出用アドレスの外部への読出が容易とさ
れ、しかも通話路メモリからの読出データが、出力ハイ
ウェイ上でワイヤードオア可とされ、更に通話路全体で
の消費電力が抑制可とされた時間スイッチが得られるも
のとなっている。
場合は、大規模通話路として構成される場合に、時間ス
イッチ各々における制御メモリ上での通話データ読出用
アドレスおよび拡張ビットに対する外部からの更新、そ
の制御メモリからの通話データ読出用アドレスの外部へ
の読出が容易とされ、また、請求項２による場合には、
大規模通話路として構成される場合に、時間スイッチ各
々における通話路メモリへの書込データ制御により、通
話路全体での消費電力が抑制可とされ、請求項３による
場合にはまた、大規模通話路として構成される場合に、
時間スイッチ各々における通話路メモリからの読出デー
タが、出力ハイウェイ上でワイヤードオア可とされ、し
かも通話路全体での消費電力が抑制可とされ、更に請求
項４によれば、大規模通話路として構成される場合に、
制御メモリ上での通話データ読出用アドレスおよび拡張
ビットに対する外部からの更新、その制御メモリからの
通話データ読出用アドレスの外部への読出が容易とさ
れ、しかも通話路メモリからの読出データが、出力ハイ
ウェイ上でワイヤードオア可とされ、更に通話路全体で
の消費電力が抑制可とされた時間スイッチが得られるも
のとなっている。
【００２１】請求項５による場合にはまた、そのような
時間スイッチによって大規模通話路が構成される際での
時間スイッチ集合体としての時間スイッチマトリックス
が、更に請求項６による場合には、そのような時間スイ
ッチマトリックスを含む時分割通話路が、更にまた、請
求項７による場合は、そのような時分割通話路を具備し
てなる時分割ディジタル電子交換機がそれぞれ得られる
ものとなっている。
時間スイッチによって大規模通話路が構成される際での
時間スイッチ集合体としての時間スイッチマトリックス
が、更に請求項６による場合には、そのような時間スイ
ッチマトリックスを含む時分割通話路が、更にまた、請
求項７による場合は、そのような時分割通話路を具備し
てなる時分割ディジタル電子交換機がそれぞれ得られる
ものとなっている。
【図１】図１は、本発明による、ランダム書込・シーケ
ンシャル読出に係る時間スイッチの一例での構成を示す
図
ンシャル読出に係る時間スイッチの一例での構成を示す
図
【図２】図２は、本発明に係る自己選択データの機能を
説明するための図
説明するための図
【図３】図３は、本発明による時間スイッチを複数含む
大規模通話路の一例での構成を示す図
大規模通話路の一例での構成を示す図
【図４】図４は、ランダム書込・シーケンシャル読出に
係る時間スイッチの基本的な構成を示す図
係る時間スイッチの基本的な構成を示す図
【図５】図５は、従来技術に係る、その時間スイッチを
用いた大規模通話路の一例での構成を示す図
用いた大規模通話路の一例での構成を示す図
【図６】図６は、制御メモリに拡張ビットを持つ、従来
技術に係る時間スイッチの一例での構成を示す図
技術に係る時間スイッチの一例での構成を示す図
１，１０１，１０２…入力ハイウェイ、２，２０１，２
０２…出力ハイウェイ、３…通話路メモリ、４…カウン
タ、５…制御メモリ、６，１２，１４…セレクタ、７，
１１…ＡＮＤ回路、８，９…比較器、１０…トライステ
−トバッファ、１３…拡張ビットメモリ、３０１〜３０
４…時間スイッチ、４０１，４０２…ＯＲ回路、５０１
…通話路制御回路
０２…出力ハイウェイ、３…通話路メモリ、４…カウン
タ、５…制御メモリ、６，１２，１４…セレクタ、７，
１１…ＡＮＤ回路、８，９…比較器、１０…トライステ
−トバッファ、１３…拡張ビットメモリ、３０１〜３０
４…時間スイッチ、４０１，４０２…ＯＲ回路、５０１
…通話路制御回路
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出ア クセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル 電子交換機
Claims (7)
- 【請求項１】 所定周期でカウント値が更新されるカウ
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
上記制御メモリから読み出された拡張ビットを記憶し、
上記カウンタからのカウント値を読出アドレスとして、
外部に拡張ビットが順次読み出される拡張ビットメモリ
を含む時間スイッチへのアクセス方法であって、制御メ
モリ上での通話データ書込用アドレスおよび拡張ビット
の更新、該通話データ書込用アドレスの外部アクセス用
データバス上への読出を、外部アクセス用アドレスバス
からのアドレスデータ、外部アクセス用データバスから
の書込データによって行うに際し、該アドレスバス上の
１以上のビットデータが該制御メモリの自己選択データ
に一致した場合のみ該制御メモリに対する外部アクセス
を許容し、通話データ書込用アドレスおよび拡張ビット
の更新に際しては、外部アクセス用データバス上の１以
上のビットデータと該制御メモリの自己選択データとの
比較結果を拡張ビットとして、書込データとしての通話
データ書込用アドレスと対にして記憶せしめる一方、通
話データ書込用アドレスの外部アクセス用データバス上
への読出に際しては、制御メモリより読み出される通話
データ書込用アドレスは、該アドレスと対にして同時に
読み出される拡張ビットにもとづき、該時間スイッチ以
外の時間スイッチから読み出される通話データ書込用ア
ドレスとの間で、外部アクセス用データバス上でワイヤ
ードオア可なものとして出力制御されるようにした時間
スイッチへのアクセス方法。 - 【請求項２】 所定周期でカウント値が更新されるカウ
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を書込アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含む時間スイッチにおける通話
路メモリへの書込アクセス方法であって、制御メモリよ
り、該メモリに更新可として、かつ対として記憶されて
いる通話データ書込用アドレスおよび拡張ビットを所定
アドレス順にシーケンシャルに順次読み出した上、該通
話データ書込用アドレスにもとづき通話路メモリを書込
アクセスする際、同時に読み出された拡張ビットにもと
づき該通話路メモリにおける書込動作の可否を制御する
ようにした通話路メモリへの書込アクセス方法。 - 【請求項３】 所定周期でカウント値が更新されるカウ
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を書込アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含む時間スイッチにおける通話
路メモリへの読出アクセス方法であって、上記カウンタ
からのカウント値である読出アドレスにもとづき通話路
メモリを読出アクセスする際、拡張ビットメモリから読
み出された拡張ビットにもとづき該通話路メモリにおけ
る読出動作の可否を制御する一方、該拡張ビットをゲー
ト制御信号として、該通話路メモリから読み出された通
話データは、該時間スイッチ以外の時間スイッチにおけ
る通話路メモリから読み出された通話データとの間で、
出力ハイウェイ上でワイヤードオア可なものとしてゲー
ト出力制御されるようにした通話路メモリへの読出アク
セス方法。 - 【請求項４】 所定周期でカウント値が更新されるカウ
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと，上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含む時間スイッチであって、制
御メモリ周辺に、外部アクセス用アドレスバス上の１以
上のビットデータと該制御メモリの自己選択データとを
比較し、該比較結果にもとづき該制御メモリに対する外
部からのアクセスの可否を制御する比較器と、外部アク
セス用データバス上の１以上のビットデータと該制御メ
モリの自己選択データとを比較し、該比較結果を該制御
メモリへの書込拡張ビットとして発生する比較器と、該
制御メモリからの拡張ビットをゲート制御信号として、
該制御メモリより読み出される通話データ書込用アドレ
スを、該時間スイッチ以外の時間スイッチにおける制御
メモリより読み出される通話データ書込用アドレスとの
間で、外部アクセス用データバス上でワイヤードオア可
なものとしてゲート出力制御するゲート素子とを設ける
一方、制御メモリからの拡張ビットが書込動作可否制御
信号として入力され、拡張ビットメモリからの拡張ビッ
トが読出動作可否制御信号として入力されている通話路
メモリ周辺には、該拡張ビットメモリからの拡張ビット
をゲート制御信号として、該通話路メモリから読み出さ
れる通話データを、該時間スイッチ以外の時間スイッチ
における通話路メモリより読み出される通話データとの
間で、出力ハイウェイ上でワイヤードオアを可能ならし
めるゲート素子が設けられてなる時間スイッチ。 - 【請求項５】 所定周期でカウント値が更新されるカウ
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含むようにしてなり、制御メモ
リ周辺に、外部アクセス用アドレスバス上の１以上のビ
ットデータと該制御メモリの自己選択データとを比較
し、該比較結果にもとづき該制御メモリに対する外部か
らのアクセスの可否を制御する比較器と、外部アクセス
用データバス上の１以上のビットデータと該制御メモリ
の自己選択データとを比較し、該比較結果を該制御メモ
リへの書込拡張ビットとして発生する比較器と、該制御
メモリからの拡張ビットをゲート制御信号として、該制
御メモリより読み出される通話データ書込用アドレス
を、該時間スイッチ以外の時間スイッチにおける制御メ
モリより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子を設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、該拡張ビットをゲート制御信号として、
該通話路メモリから読み出される通話データを、該時間
スイッチ以外の時間スイッチにおける通話路メモリより
読み出される通話データとの間で、出力ハイウェイ上で
ワイヤードオアを可能ならしめるゲート素子が設けられ
てなる時間スイッチ各々を、各時間スイッチ共通の外部
アクセス用データバスおよび外部アクセス用アドレスバ
スに並列的、かつマトリックス状にマルチドロップ接続
せしめてなる時間スイッチマトリックス。 - 【請求項６】 所定周期でカウント値が更新されるカウ
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含むようにしてなり、制御メモ
リ周辺に、外部アクセス用アドレスバス上の１以上のビ
ットデータと該制御メモリの自己選択データとを比較
し、該比較結果にもとづき該制御メモリに対する外部か
らのアクセスの可否を制御する比較器と、外部アクセス
用データバス上の１以上のビットデータと該制御メモリ
の自己選択データとを比較し、該比較結果を該制御メモ
リへの書込拡張ビットとして発生する比較器と、該制御
メモリからの拡張ビットをゲート制御信号として、該制
御メモリより読み出される通話データ書込用アドレス
を、該時間スイッチ以外の時間スイッチにおける制御メ
モリより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子を設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、該拡張ビットをゲート制御信号として、
該通話路メモリから読み出される通話データを、該時間
スイッチ以外の時間スイッチにおける通話路メモリより
読み出される通話データとの間で、出力ハイウェイ上で
ワイヤードオアを可能ならしめるゲート素子が設けられ
てなる時間スイッチ各々を、各時間スイッチ共通の外部
アクセス用データバスおよび外部アクセス用アドレスバ
スに並列的、かつマトリックス状にマルチドロップ接続
せしめた上、通話路制御回路に収容せしめるようにした
時分割通話路。 - 【請求項７】 所定周期でカウント値が更新されるカウ
ンタと、該カウンタからのカウント値を読出アドレスと
して、更新可として記憶されている通話データ書込用ア
ドレスが対としての拡張ビットとともに所定周期で外部
に順次読み出される制御メモリと、該制御メモリからの
通話データ書込用アドレスを書込アドレス、上記カウン
タからのカウント値を読出アドレスとして、入力ハイウ
ェイからのフレーム形式通話データのランダム書込・出
力ハイウェイへのフレーム形式通話データのシーケンシ
ャル読出が行われる通話路メモリと、上記制御メモリか
らの通話データ書込用アドレスを書込アドレスとして、
拡張ビットを記憶し、上記カウンタからのカウント値を
読出アドレスとして、外部に拡張ビットが順次読み出さ
れる拡張ビットメモリを含むようにしてなり、制御メモ
リ周辺に、外部アクセス用アドレスバス上の１以上のビ
ットデータと該制御メモリの自己選択データとを比較
し、該比較結果にもとづき該制御メモリに対する外部か
らのアクセスの可否を制御する比較器と、外部アクセス
用データバス上の１以上のビットデータと該制御メモリ
の自己選択データとを比較し、該比較結果を該制御メモ
リへの書込拡張ビットとして発生する比較器と、該制御
メモリからの拡張ビットをゲート制御信号として、該制
御メモリより読み出される通話データ書込用アドレス
を、該時間スイッチ以外の時間スイッチにおける制御メ
モリより読み出される通話データ書込用アドレスとの間
で、外部アクセス用データバス上でワイヤードオア可な
ものとしてゲート出力制御するゲート素子を設ける一
方、制御メモリからの拡張ビットが書込動作可否制御信
号として入力され、拡張ビットメモリからの拡張ビット
が読出動作可否制御信号として入力されている通話路メ
モリ周辺には、該拡張ビットをゲート制御信号として、
該通話路メモリから読み出される通話データを、該時間
スイッチ以外の時間スイッチにおける通話路メモリより
読み出される通話データとの間で、出力ハイウェイ上で
ワイヤードオアを可能ならしめるゲート素子が設けられ
てなる時間スイッチ各々を、各時間スイッチ共通の外部
アクセス用データバスおよび外部アクセス用アドレスバ
スに並列的、かつマトリックス状にマルチドロップ接続
せしめた上、通話路制御回路に収容せしめるようにした
時分割通話路を具備してなる時分割ディジタル電子交換
機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP139492A JP2999877B2 (ja) | 1992-01-08 | 1992-01-08 | 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP139492A JP2999877B2 (ja) | 1992-01-08 | 1992-01-08 | 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191877A true JPH05191877A (ja) | 1993-07-30 |
| JP2999877B2 JP2999877B2 (ja) | 2000-01-17 |
Family
ID=11500278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP139492A Expired - Lifetime JP2999877B2 (ja) | 1992-01-08 | 1992-01-08 | 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2999877B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05316550A (ja) * | 1992-05-13 | 1993-11-26 | Fujitsu Ltd | 時間スイッチ制御方式 |
| JPH07107577A (ja) * | 1993-10-01 | 1995-04-21 | Nec Corp | 時分割タイムスロット入替回路 |
| FR2715261A1 (fr) * | 1994-01-19 | 1995-07-21 | Ericsson Telefon Ab L M | Procédé et appareil de réduction de la puissance consommée dans des commutateurs de type temporel-spatial. |
-
1992
- 1992-01-08 JP JP139492A patent/JP2999877B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05316550A (ja) * | 1992-05-13 | 1993-11-26 | Fujitsu Ltd | 時間スイッチ制御方式 |
| JPH07107577A (ja) * | 1993-10-01 | 1995-04-21 | Nec Corp | 時分割タイムスロット入替回路 |
| FR2715261A1 (fr) * | 1994-01-19 | 1995-07-21 | Ericsson Telefon Ab L M | Procédé et appareil de réduction de la puissance consommée dans des commutateurs de type temporel-spatial. |
| WO1995020302A1 (en) * | 1994-01-19 | 1995-07-27 | Telefonaktiebolaget Lm Ericsson | Power reduction in time-space switches |
| US5617414A (en) * | 1994-01-19 | 1997-04-01 | Telefonaktiebolaget Lm Ericsson | Power reduction in time-space switches |
| AU685583B2 (en) * | 1994-01-19 | 1998-01-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Power reduction in time-space switches |
| KR100298851B1 (ko) * | 1994-01-19 | 2001-10-26 | 에를링 블로메, 타게 뢰브그렌 | 시간-공간 스위치의 전력 절감 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2999877B2 (ja) | 2000-01-17 |
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Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20081105 |
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Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 10 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20101105 |
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