JPH05225044A - メモリ集積回路 - Google Patents
メモリ集積回路Info
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- JPH05225044A JPH05225044A JP2543292A JP2543292A JPH05225044A JP H05225044 A JPH05225044 A JP H05225044A JP 2543292 A JP2543292 A JP 2543292A JP 2543292 A JP2543292 A JP 2543292A JP H05225044 A JPH05225044 A JP H05225044A
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Abstract
(57)【要約】
【目的】 本発明は、Ｘウィンドウシステムにおける２
色パターン描画等を高速化できる、メモリ集積回路を提
供するものである。 【構成】 本発明によるメモリ集積回路は、カラーコー
ドレジスタとカラーコードレジスタの２つのブロックラ
イトデータレジスタを有し、レジスタにセットされるブ
ロックライトデータ選択情報、マスク制御回路に供給さ
れるマスクパターンとにより、１回のブロックライトア
クセスで２種のデータを用いた書き換えを可能とする。
色パターン描画等を高速化できる、メモリ集積回路を提
供するものである。 【構成】 本発明によるメモリ集積回路は、カラーコー
ドレジスタとカラーコードレジスタの２つのブロックラ
イトデータレジスタを有し、レジスタにセットされるブ
ロックライトデータ選択情報、マスク制御回路に供給さ
れるマスクパターンとにより、１回のブロックライトア
クセスで２種のデータを用いた書き換えを可能とする。
Description
【０００１】
【産業上の利用分野】本発明はブロックライト機能を有
するメモリ集積回路に関し、パターン描画の高速化可能
なメモリ集積回路に関する。
するメモリ集積回路に関し、パターン描画の高速化可能
なメモリ集積回路に関する。
【０００２】
【従来の技術】図９は従来のメモリ集積回路の構成を示
すブロック図である。
すブロック図である。
【０００３】カラーコードレジスタ３１には、ブロック
ライトアクセス時に用いる書き込みデータをデータバス
３７を通してセットする。データ入出力回路３３は、メ
モリセル３４からのデータの入出力を制御する回路であ
る。ブロックライトアクセス時には、外部よりデータバ
スを通して、１回のブロックライトアドレスバウンダリ
中の連続したアドレスの個々に対する書き込みマスクデ
ータが、マスク制御回路３５に供給される。ブロックラ
イトアクセスサイクル中は、カラーコードレジスタ３１
の値が入出力回路３３を通してメモリセル３４に供給さ
れる。メモリセル３４は、マスク制御回路３５から供給
されるマスクデータに従い、連続アドレスに対する書き
込みの許可または禁止を行うことでブロックライトサイ
クルを実行する。図９はデータバス４ビット構成のもの
であり、１回のブロックライトアクセスで連続した４ア
ドレスへの書き込みが可能である。
ライトアクセス時に用いる書き込みデータをデータバス
３７を通してセットする。データ入出力回路３３は、メ
モリセル３４からのデータの入出力を制御する回路であ
る。ブロックライトアクセス時には、外部よりデータバ
スを通して、１回のブロックライトアドレスバウンダリ
中の連続したアドレスの個々に対する書き込みマスクデ
ータが、マスク制御回路３５に供給される。ブロックラ
イトアクセスサイクル中は、カラーコードレジスタ３１
の値が入出力回路３３を通してメモリセル３４に供給さ
れる。メモリセル３４は、マスク制御回路３５から供給
されるマスクデータに従い、連続アドレスに対する書き
込みの許可または禁止を行うことでブロックライトサイ
クルを実行する。図９はデータバス４ビット構成のもの
であり、１回のブロックライトアクセスで連続した４ア
ドレスへの書き込みが可能である。
【０００４】図１０はブロックライトアクセスの実行結
果例である。ここではブロックライトアクセスのとき、
マスクデータとして“１１００”という４ビットデータ
が与えられたことを示している。ここで“１”は書き込
み可の指示であり、“０”は書き込み禁止指示である。
カラーコードレジスタ３１には、予めＡという１つの値
がセットされているものとすると、このときのブロック
ライトアクセスの実行結果は図に示す通りとなる。アド
レス０〜３はブロックライトアドレスからのオフセット
アドレスを示しており、結果として、オフセットアドレ
ス０，１番地にはＡが書き込まれ、オフセットアドレス
２，３番地には書き込みが行われず、以前の値が保持さ
れている。このように従来のメモリ集積回路はブロック
ライト用のカラーコードレジスタを１つしか有しておら
ず、１回のブロックライトアクセスでは１つの値の書き
込み制御しかできなかった。
果例である。ここではブロックライトアクセスのとき、
マスクデータとして“１１００”という４ビットデータ
が与えられたことを示している。ここで“１”は書き込
み可の指示であり、“０”は書き込み禁止指示である。
カラーコードレジスタ３１には、予めＡという１つの値
がセットされているものとすると、このときのブロック
ライトアクセスの実行結果は図に示す通りとなる。アド
レス０〜３はブロックライトアドレスからのオフセット
アドレスを示しており、結果として、オフセットアドレ
ス０，１番地にはＡが書き込まれ、オフセットアドレス
２，３番地には書き込みが行われず、以前の値が保持さ
れている。このように従来のメモリ集積回路はブロック
ライト用のカラーコードレジスタを１つしか有しておら
ず、１回のブロックライトアクセスでは１つの値の書き
込み制御しかできなかった。
【０００５】
【発明が解決しようとする課題】この従来のメモリ集積
回路では、１回のブロックライトアクセスでは１つの値
しか書き込めないため、Ｘウィンドウシステムで用いら
れるような表裏２色のパターンによる描画をブロックラ
イトアクセスを用いて行うとすると、１色のデータ書き
込みについて、色を設定し直して２回行わなければなら
ず、性能向上の阻害要因となっていた。
回路では、１回のブロックライトアクセスでは１つの値
しか書き込めないため、Ｘウィンドウシステムで用いら
れるような表裏２色のパターンによる描画をブロックラ
イトアクセスを用いて行うとすると、１色のデータ書き
込みについて、色を設定し直して２回行わなければなら
ず、性能向上の阻害要因となっていた。
【０００６】また、色を設定し直すと、連続してブロッ
クライトアクセスサイクルを実行できないため、ページ
サイクル等の高速アクセス可能なモードも使用できない
という問題もあった。
クライトアクセスサイクルを実行できないため、ページ
サイクル等の高速アクセス可能なモードも使用できない
という問題もあった。
【０００７】
【課題を解決するための手段】本発明のメモリ集積回路
は、以下に示す〜の何れかの手段を備えている。
は、以下に示す〜の何れかの手段を備えている。
【０００８】２つのブロックライトデータ記憶手段
と、ブロックライト動作時に連続したアドレスの個々に
対し前記ブロックライトデータ記憶手段のどちらの値を
使用するかをデータバスの一部を用いて指定する手段
と、指定されたブロックライトデータ記憶手段の値の書
き込みを各連続したアドレス個々に許可または禁止制御
するマスク制御手段と、前記マスク制御手段に対し前記
データバスの未使用部を用いてデータを供給する手段と
を有している。
と、ブロックライト動作時に連続したアドレスの個々に
対し前記ブロックライトデータ記憶手段のどちらの値を
使用するかをデータバスの一部を用いて指定する手段
と、指定されたブロックライトデータ記憶手段の値の書
き込みを各連続したアドレス個々に許可または禁止制御
するマスク制御手段と、前記マスク制御手段に対し前記
データバスの未使用部を用いてデータを供給する手段と
を有している。
【０００９】２つのブロックライトデータ記憶手段
と、ブロックライト動作時に連続したアドレスの個々に
対し前記ブロックライトデータ記憶手段のどちらの値を
使用するかの情報を記憶するデータパターン記憶手段
と、前記データパターン記憶手段により指定されたブロ
ックライトデータ記憶手段の値の書き込みを各連続した
アドレス個々に許可または禁止制御するマスク制御手段
と、前記データパターン記憶手段と前記マスク制御手段
に対し同一のデータバスを用いて時分割でデータ供給す
る手段を有している。
と、ブロックライト動作時に連続したアドレスの個々に
対し前記ブロックライトデータ記憶手段のどちらの値を
使用するかの情報を記憶するデータパターン記憶手段
と、前記データパターン記憶手段により指定されたブロ
ックライトデータ記憶手段の値の書き込みを各連続した
アドレス個々に許可または禁止制御するマスク制御手段
と、前記データパターン記憶手段と前記マスク制御手段
に対し同一のデータバスを用いて時分割でデータ供給す
る手段を有している。
【００１０】２つのブロックライトデータ記憶手段
と、ブロックライト動作時にブロックライトデータ記憶
手段の値を１つ用いるか２つ用いるかの情報を記憶する
モード記憶手段と、ブロックライト動作時に前記モード
手段により指定されたブロックライトデータ記憶手段の
値の書き込みを各連続したアドレス個々に許可または禁
止制御するマスク制御手段と、前記モード記憶手段と前
記マスク制御手段に対し同一のデータバスを用いて時分
割でデータ供給する手段を有している。
と、ブロックライト動作時にブロックライトデータ記憶
手段の値を１つ用いるか２つ用いるかの情報を記憶する
モード記憶手段と、ブロックライト動作時に前記モード
手段により指定されたブロックライトデータ記憶手段の
値の書き込みを各連続したアドレス個々に許可または禁
止制御するマスク制御手段と、前記モード記憶手段と前
記マスク制御手段に対し同一のデータバスを用いて時分
割でデータ供給する手段を有している。
【００１１】
【作用】２つのブロックライトデータ記憶手段のどちら
の値を使用するかをデータバスの一部を用いて指定し、
指定されたブロックライトデータ記憶手段の値の書き込
みをマスクデータに基づいて、各連続したアドレス個々
に許可または禁止制御することによって、ブロックライ
ト機能を有するメモリ集積回路に２種類のデータを同時
に書き込み制御することができる。
の値を使用するかをデータバスの一部を用いて指定し、
指定されたブロックライトデータ記憶手段の値の書き込
みをマスクデータに基づいて、各連続したアドレス個々
に許可または禁止制御することによって、ブロックライ
ト機能を有するメモリ集積回路に２種類のデータを同時
に書き込み制御することができる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すブロック図
である。
である。
【００１４】データバス７及びデータバス８はそれぞれ
４ビット幅のバスであり、通常のデータリードライト時
には両方のバスを通して、８ビット単位でメモリセル４
に対し入出力される。またカラーコードレジスタＡ１と
カラーコードレジスタＢ２は、ブロックライト時の書き
込みデータを記憶するレジスタであるが、これらにセッ
トするデータも同様に８ビット幅である。
４ビット幅のバスであり、通常のデータリードライト時
には両方のバスを通して、８ビット単位でメモリセル４
に対し入出力される。またカラーコードレジスタＡ１と
カラーコードレジスタＢ２は、ブロックライト時の書き
込みデータを記憶するレジスタであるが、これらにセッ
トするデータも同様に８ビット幅である。
【００１５】このときのデータ構成を図２に示す。図２
において上位の４ビットはデータバス７を、下位の４ビ
ットはデータバス８を通してアクセスされる。本実施例
に対しブロックライトアクセスを行う場合、データバス
７側からデータ入出力回路３に対し４ビットのパターン
データが供給され、データバス８側からマスク制御回路
５に対し４ビットのマスクデータが供給される。以下に
示すすべての実施例においては、説明の都合上、１回の
ブロックライトアクセスで、４アドレスに対する同時ラ
イトが可能であるものとする。４ビットのパターンデー
タの指示に従い、データ入出力回路３は、カラーコード
レジスタＡ１またはカラーコードレスレジスタＢ２のど
ちらかのデータを選択し、前記４アドレスの各々のアド
レスに書き込みデータとして供給する。マスク制御回路
５はマスクデータから前記４アドレスの各々のアドレス
に対するマスク信号を作成し、メモリセル４に供給す
る。メモリセル４はデータ入出力回路３からの書き込み
データと、マスク制御回路５からのマスク信号により、
前記４アドレスの各々に対し２つのデータの同時書き込
みを行うことができる。
において上位の４ビットはデータバス７を、下位の４ビ
ットはデータバス８を通してアクセスされる。本実施例
に対しブロックライトアクセスを行う場合、データバス
７側からデータ入出力回路３に対し４ビットのパターン
データが供給され、データバス８側からマスク制御回路
５に対し４ビットのマスクデータが供給される。以下に
示すすべての実施例においては、説明の都合上、１回の
ブロックライトアクセスで、４アドレスに対する同時ラ
イトが可能であるものとする。４ビットのパターンデー
タの指示に従い、データ入出力回路３は、カラーコード
レジスタＡ１またはカラーコードレスレジスタＢ２のど
ちらかのデータを選択し、前記４アドレスの各々のアド
レスに書き込みデータとして供給する。マスク制御回路
５はマスクデータから前記４アドレスの各々のアドレス
に対するマスク信号を作成し、メモリセル４に供給す
る。メモリセル４はデータ入出力回路３からの書き込み
データと、マスク制御回路５からのマスク信号により、
前記４アドレスの各々に対し２つのデータの同時書き込
みを行うことができる。
【００１６】図３に本実施例のブロックライト時の一実
行例を示す。上位４ビットのデータがカラーコード指定
データであり、“０”がカラーコードレジスタＡ１を、
“１”がカラーコードレジスタＢ２のデータ使用を指示
している。この指定により、１ブロックライトアクセス
バウンダリ中の４アドレスに対し、オフセットアドレス
０から３の順に、カラーコードレジスタＡ１のデータと
カラーコードレジスタＢ２のデータが交互に供給される
ことになる。また、データの下位４ビットはマスクデー
タであり、“０”が書き込み禁止、“１”が書き込み許
可を示している。カラーコード指定データ及びマスクデ
ータの各ビットは上位側のビットからそれぞれオフセッ
トアドレス０から３の各アドレスにそれぞれ対応してお
り、いまマスクデータとして“１１００”というビット
パターンを与えると、それに対応するアドレスに対して
書き込み制御が行われ、オフセットアドレス０，１には
書き込みが許可され、オフセットアドレス２，３には書
き込みが禁止される。オフセットアドレス０，１にはそ
れぞれカラーコードレジスタＡ１の値とカラーコードレ
ジスタＢ２の値が書き込みデータとして供給されている
ので、結果としてオフセットアドレス０にはカラーコー
ドレジスタＡ１の値が、オフセットアドレス１にはカラ
ーコードレジスタＢ２の値が書き込まれ、オフセットア
ドレス２，３は書き込み前の値が保持される。図３では
カラーコードレジスタＡ１の値をＡ、カラーコードレジ
スタＢ２の値をＢ、書き込み前のデータが保持されてい
る場合は−として示している。
行例を示す。上位４ビットのデータがカラーコード指定
データであり、“０”がカラーコードレジスタＡ１を、
“１”がカラーコードレジスタＢ２のデータ使用を指示
している。この指定により、１ブロックライトアクセス
バウンダリ中の４アドレスに対し、オフセットアドレス
０から３の順に、カラーコードレジスタＡ１のデータと
カラーコードレジスタＢ２のデータが交互に供給される
ことになる。また、データの下位４ビットはマスクデー
タであり、“０”が書き込み禁止、“１”が書き込み許
可を示している。カラーコード指定データ及びマスクデ
ータの各ビットは上位側のビットからそれぞれオフセッ
トアドレス０から３の各アドレスにそれぞれ対応してお
り、いまマスクデータとして“１１００”というビット
パターンを与えると、それに対応するアドレスに対して
書き込み制御が行われ、オフセットアドレス０，１には
書き込みが許可され、オフセットアドレス２，３には書
き込みが禁止される。オフセットアドレス０，１にはそ
れぞれカラーコードレジスタＡ１の値とカラーコードレ
ジスタＢ２の値が書き込みデータとして供給されている
ので、結果としてオフセットアドレス０にはカラーコー
ドレジスタＡ１の値が、オフセットアドレス１にはカラ
ーコードレジスタＢ２の値が書き込まれ、オフセットア
ドレス２，３は書き込み前の値が保持される。図３では
カラーコードレジスタＡ１の値をＡ、カラーコードレジ
スタＢ２の値をＢ、書き込み前のデータが保持されてい
る場合は−として示している。
【００１７】図４は本発明のもう一つの実施例のブロッ
ク図である。
ク図である。
【００１８】図４は図１の例に対しデータバス幅を４ビ
ットにしたものであり、パターンデータとマスクデータ
は時系列的に同じデータバスを用いて供給されている。
先に供給されるパターンデータは、レジスタ１６によっ
て一旦保持され、その後供給されるマスクデータはマス
ク制御回路１５に入力されて用いられる。カラーコード
レジスタＡ１１、カラーコードレジスタＢ１２、データ
入出力回路１３、メモリセル１４は図１の例に対しデー
タ幅が４ビットになったものであり、それぞれカラーコ
ードレジスタＡ１、カラーコードレジスタＢ２、データ
入出力回路３、メモリセル４に対応している。それぞれ
の動作は同じである。図５は図４の例の入出力データ構
成を示している。図６は図４の例の一実行例である。図
６の例は図３でカラーコード指定データ４ビットとマス
クデータ４ビットを一度に与えていたものを、それぞれ
４ビットずつ２度に分けて時系列的に供給しているもの
である。カラーコード指定データとマスクデータの各ビ
ットの意味は図３と同じであり、データの供給方法は異
なるが、実行結果は同じものが得られていることがわか
る。
ットにしたものであり、パターンデータとマスクデータ
は時系列的に同じデータバスを用いて供給されている。
先に供給されるパターンデータは、レジスタ１６によっ
て一旦保持され、その後供給されるマスクデータはマス
ク制御回路１５に入力されて用いられる。カラーコード
レジスタＡ１１、カラーコードレジスタＢ１２、データ
入出力回路１３、メモリセル１４は図１の例に対しデー
タ幅が４ビットになったものであり、それぞれカラーコ
ードレジスタＡ１、カラーコードレジスタＢ２、データ
入出力回路３、メモリセル４に対応している。それぞれ
の動作は同じである。図５は図４の例の入出力データ構
成を示している。図６は図４の例の一実行例である。図
６の例は図３でカラーコード指定データ４ビットとマス
クデータ４ビットを一度に与えていたものを、それぞれ
４ビットずつ２度に分けて時系列的に供給しているもの
である。カラーコード指定データとマスクデータの各ビ
ットの意味は図３と同じであり、データの供給方法は異
なるが、実行結果は同じものが得られていることがわか
る。
【００１９】図７はさらにもう一つの実施例のブロック
図である。
図である。
【００２０】図７のデータバス２７は図４のデータバス
１７と同じく４ビット幅であり、図４の例とはカラーコ
ードレジスタの選択方式が異なっているものである。本
実施例にブロックライトアクセスを行う場合は、予めモ
ードレジスタ２６の設定を行わなければならない。図８
の最上位に設定時のフォーマットを示す。モードレジス
タ２６は１ビットのレジスタであり、データバスの最下
位のデータがセットされる。ここで“０”はカラーコー
ドレジスタＡ１１とカラーコードレジスタＢ１２の両方
の値を用いるモード指示であり、“１”はカラーコード
レジスタＡ１１の値のみを用いるモード指示である。ブ
ロックライトアクセスが行われると、そのときにデータ
バス２７を通してマスク制御回路２５へマスクデータが
供給される。このときのマスクデータの意味は図１、図
４の例と同じである。
１７と同じく４ビット幅であり、図４の例とはカラーコ
ードレジスタの選択方式が異なっているものである。本
実施例にブロックライトアクセスを行う場合は、予めモ
ードレジスタ２６の設定を行わなければならない。図８
の最上位に設定時のフォーマットを示す。モードレジス
タ２６は１ビットのレジスタであり、データバスの最下
位のデータがセットされる。ここで“０”はカラーコー
ドレジスタＡ１１とカラーコードレジスタＢ１２の両方
の値を用いるモード指示であり、“１”はカラーコード
レジスタＡ１１の値のみを用いるモード指示である。ブ
ロックライトアクセスが行われると、そのときにデータ
バス２７を通してマスク制御回路２５へマスクデータが
供給される。このときのマスクデータの意味は図１、図
４の例と同じである。
【００２１】マスク制御回路２５は、モードレジスタ２
６の値とマスクデータにより次のような制御を指示す
る。
６の値とマスクデータにより次のような制御を指示す
る。
【００２２】モードレジスタの値が“０”のとき、マス
クデータ中“１”と指示されているオフセットアドレス
に対しカラーコードレジスタＡ１１の値を、またマスク
データ中“０”と指示されているオフセットアドレスに
対しカラーコードレジスタＢ１２の値を書き込みデータ
としてメモリセル１４に供給するデータ入出力回路２３
に指示するとともに、マスクデータ中“０”と指示され
ているオフセットアドレスに対し書き込み禁止を、
“１”と指示されているオフセットアドレスに対し書き
込み許可のマスク信号を生成し、メモリセル１４に供給
する。
クデータ中“１”と指示されているオフセットアドレス
に対しカラーコードレジスタＡ１１の値を、またマスク
データ中“０”と指示されているオフセットアドレスに
対しカラーコードレジスタＢ１２の値を書き込みデータ
としてメモリセル１４に供給するデータ入出力回路２３
に指示するとともに、マスクデータ中“０”と指示され
ているオフセットアドレスに対し書き込み禁止を、
“１”と指示されているオフセットアドレスに対し書き
込み許可のマスク信号を生成し、メモリセル１４に供給
する。
【００２３】モードレジスタの値が“１”のときは、す
べてのオフセットアドレスに対して、カラーコードレジ
スタＡ１１の値を書き込みデータとしてメモリセル１４
に供給するようデータ入出力回路２３に指示するととも
に、マスクデータ中“０”と指示されているオフセット
アドレスに対し書き込みの禁止を、“１”と指示されて
いるオフセットアドレスに対し書き込み許可のマスク信
号を生成し、メモリセル１４に供給する。図８の左側に
モードレジスタ２６に“０”を設定した場合の実行例
を、右側に“１”と設定した場合の実行例を示す。この
場合は以上説明したように動作し結果としてそれぞれ図
８の最下位に示す結果となる。ここで“Ａ”はカラーコ
ードレジスタＡ１１の値が書き込まれたことを、“Ｂ”
はカラーコードレジスタＢ１２の値が書き込まれたこと
を、“−”は書き込みが禁止され書き込み前の値が保存
されていることを示している。
べてのオフセットアドレスに対して、カラーコードレジ
スタＡ１１の値を書き込みデータとしてメモリセル１４
に供給するようデータ入出力回路２３に指示するととも
に、マスクデータ中“０”と指示されているオフセット
アドレスに対し書き込みの禁止を、“１”と指示されて
いるオフセットアドレスに対し書き込み許可のマスク信
号を生成し、メモリセル１４に供給する。図８の左側に
モードレジスタ２６に“０”を設定した場合の実行例
を、右側に“１”と設定した場合の実行例を示す。この
場合は以上説明したように動作し結果としてそれぞれ図
８の最下位に示す結果となる。ここで“Ａ”はカラーコ
ードレジスタＡ１１の値が書き込まれたことを、“Ｂ”
はカラーコードレジスタＢ１２の値が書き込まれたこと
を、“−”は書き込みが禁止され書き込み前の値が保存
されていることを示している。
【００２４】上記の説明では、データ幅４ビットとし、
かつ１回のブロックライトアクセスで一度に４アドレス
のデータ書き込み可能としてきたが、他のデータバス幅
を持つ場合においても同様の構成で実施可能である。
かつ１回のブロックライトアクセスで一度に４アドレス
のデータ書き込み可能としてきたが、他のデータバス幅
を持つ場合においても同様の構成で実施可能である。
【００２５】
【発明の効果】以上説明したように、本発明は、ブロッ
クライトアクセスで２種のデータを同時に書き込み制御
可能とすることで、２色パターンによる塗りつぶし等が
高速化できるという効果を有する。
クライトアクセスで２種のデータを同時に書き込み制御
可能とすることで、２色パターンによる塗りつぶし等が
高速化できるという効果を有する。
【図１】本発明の第１実施例のブロック図。
【図２】図１のデータ構成を示す図。
【図３】図１のブロックライトアクセスの実行例を示す
図。
図。
【図４】本発明の第２実施例のブロック図。
【図５】図４のデータ構成を示す図。
【図６】図４のブロックライトアクセスの実行例を示す
図。
図。
【図７】本発明の第３実施例のブロック図。
【図８】図７のブロックライトアクセスの実行例を示す
図。
図。
【図９】従来のブロック図。
【図１０】図７のブッロクライトアクセスの実行例を示
す図。
す図。
１ カラーコードレジスタＡ ２ カラーコードレジスタＢ ３ データ入出力回路 ４ メモリセル ５ マスク制御回路 ７ データバス ８ データバス １１ カラーコードレジスタＡ １２ カラーコードレジスタＢ １３ データ入出力回路 １４ メモリセル １５ マスク制御回路 １６ レジスタ １７ データバス ２３ データ入出力回路 ２５ マスク制御回路 ２６ モードレジスタ ２７ データバス ３１ カラーコードレジスタ ３３ データ入出力回路 ３４ メモリセル ３５ マスク制御回路 ３７ データバス
Claims (3)
- 【請求項１】 ブロックライト機能を有するメモリ集積
回路において、２つのブロックライトデータ記憶手段
と、ブロックライト動作時に連続したアドレスの個々に
対し前記ブロックライトデータ記憶手段のどちらの値を
使用するかをデータバスの一部を用いて指定する手段
と、指定されたブロックライトデータ記憶手段の値の書
き込みを各連続したアドレス個々に許可または禁止制御
するマスク制御手段と、前記マスク制御手段に対し前記
データバスの未使用部を用いてデータを供給する手段と
を有することを特徴とするメモリ集積回路。 - 【請求項２】 ブロックライト機能を有するメモリ集積
回路において、２つのブロックライトデータ記憶手段
と、ブロックライト動作時に連続したアドレスの個々に
対し前記ブロックライトデータ記憶手段のどちらの値を
使用するかの情報を記憶するデータパターン記憶手段
と、前記データパターン記憶手段により指定されたブロ
ックライトデータ記憶手段の値の書き込みを各連続した
アドレス個個に許可または禁止制御するマスク制御手段
と、前記データパターン記憶手段と前記マスク制御手段
に対し同一のデータバスを用いて時分割でデータ供給す
る手段を有することを特徴とするメモリ集積回路。 - 【請求項３】 ブロックライト機能を有するメモリ集積
回路において、２つのブロックライトデータ記憶手段
と、ブロックライト動作時にブロックライトデータ記憶
手段の値を１つ用いるか２つ用いるかの情報を記憶する
モード記憶手段と、ブロックライト動作時に前記モード
記憶手段により指定されたブロックライトデータ記憶手
段の値の書き込みを各連続したアドレス個々に許可また
は禁止制御するマスク制御手段と、前記モード記憶手段
と前記マスク制御手段に対し同一のデータバスを用いて
時分割でデータ供給する手段を有することを特徴とする
メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2543292A JPH05225044A (ja) | 1992-02-12 | 1992-02-12 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2543292A JPH05225044A (ja) | 1992-02-12 | 1992-02-12 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225044A true JPH05225044A (ja) | 1993-09-03 |
Family
ID=12165820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2543292A Pending JPH05225044A (ja) | 1992-02-12 | 1992-02-12 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225044A (ja) |
-
1992
- 1992-02-12 JP JP2543292A patent/JPH05225044A/ja active Pending
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