JPH05235747A - ダイナミックｐｌａの低消費電力化方法 - Google Patents
ダイナミックｐｌａの低消費電力化方法Info
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- JPH05235747A JPH05235747A JP4033763A JP3376392A JPH05235747A JP H05235747 A JPH05235747 A JP H05235747A JP 4033763 A JP4033763 A JP 4033763A JP 3376392 A JP3376392 A JP 3376392A JP H05235747 A JPH05235747 A JP H05235747A
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- 101710096328 Phospholipase A2 Proteins 0.000 description 2
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Abstract
(57)【要約】
【目的】 マイクロプロセッサが特定の命令を実行する
際に使用されるダイナミックＰＬＡにおいて、ダイナミ
ックＰＬＡを機能的に使用しない場合に、機能的に意味
のない入力信号が印加されても余分な電力の消費を防止
する。 【構成】 プリチャージ防止用トランジスタ６は、ＡＮ
Ｄ平面トランジスタアレイ３とプリチャージ用Ｐチャン
ネルトランジスタ７との間に備えられている。プリチャ
ージ防止用トランジスタ１１は、ＯＲ平面トランジスタ
アレイ１０とプリチャージ用Ｐチャンネルトランジスタ
１３との間に備えられている。プリチャージ防止用トラ
ンジスタ６，１１は、マイクロプロセッサの命令をデコ
ードする命令デコーダにより出力されるＰＬＡ制御信号
４により、動作が制御される。
際に使用されるダイナミックＰＬＡにおいて、ダイナミ
ックＰＬＡを機能的に使用しない場合に、機能的に意味
のない入力信号が印加されても余分な電力の消費を防止
する。 【構成】 プリチャージ防止用トランジスタ６は、ＡＮ
Ｄ平面トランジスタアレイ３とプリチャージ用Ｐチャン
ネルトランジスタ７との間に備えられている。プリチャ
ージ防止用トランジスタ１１は、ＯＲ平面トランジスタ
アレイ１０とプリチャージ用Ｐチャンネルトランジスタ
１３との間に備えられている。プリチャージ防止用トラ
ンジスタ６，１１は、マイクロプロセッサの命令をデコ
ードする命令デコーダにより出力されるＰＬＡ制御信号
４により、動作が制御される。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＰＬＡの
低消費電力化方法に関し、特にマイクロプロセッサが特
定の命令を実行する際に使用されるダイナミックＰＬＡ
の低消費電力化方法に関する。
低消費電力化方法に関し、特にマイクロプロセッサが特
定の命令を実行する際に使用されるダイナミックＰＬＡ
の低消費電力化方法に関する。
【０００２】
【従来の技術】従来のダイナミックＰＬＡとしては、図
５に示すような回路がある。図５に示す従来のダイナミ
ックＰＬＡは、ＡＮＤ平面トランジスタアレイ３、ＯＲ
平面トランジスタアレイ１０、波形整形回路９、入力バ
ッファ２、出力バッファ１４、プリチャージ用Ｐチャン
ネルトランジスタ７，１３、及びマスク回路１７で構成
されている。入力信号１は、入力バッファ２を介してＡ
ＮＤ平面トランジスタアレイ３に入力されＡＮＤ平面出
力ライン８に結果が出力される。ＡＮＤ平面における出
力結果は、波形整形回路９で波形整形されてＯＲ平面ト
ランジスタアレイ１０に出力され、ＯＲ平面ライン１２
に結果が出力される。ダイナミックＰＬＡを機能的に使
用しない場合は、出力バッファ１４の出力をマスク信号
１８及びマスク回路１７で制御して、ダイナミックＰＬ
Ａに入力された機能的に意味のない入力信号に対してダ
イナミックＰＬＡの出力が変化することを防いでいる。
５に示すような回路がある。図５に示す従来のダイナミ
ックＰＬＡは、ＡＮＤ平面トランジスタアレイ３、ＯＲ
平面トランジスタアレイ１０、波形整形回路９、入力バ
ッファ２、出力バッファ１４、プリチャージ用Ｐチャン
ネルトランジスタ７，１３、及びマスク回路１７で構成
されている。入力信号１は、入力バッファ２を介してＡ
ＮＤ平面トランジスタアレイ３に入力されＡＮＤ平面出
力ライン８に結果が出力される。ＡＮＤ平面における出
力結果は、波形整形回路９で波形整形されてＯＲ平面ト
ランジスタアレイ１０に出力され、ＯＲ平面ライン１２
に結果が出力される。ダイナミックＰＬＡを機能的に使
用しない場合は、出力バッファ１４の出力をマスク信号
１８及びマスク回路１７で制御して、ダイナミックＰＬ
Ａに入力された機能的に意味のない入力信号に対してダ
イナミックＰＬＡの出力が変化することを防いでいる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のダイナミックＰＬＡでは、ダイナミックＰＬＡ
を機能的に使用しない場合においても機能的に意味のな
い入力信号に応じてダイナミックＰＬＡ内部のトランジ
スタアレイ等が動作し、ＡＮＤ平面出力ライン８及びＯ
Ｒ平面ライン１２においてプリチャージ及びディスチャ
ージが繰り返され、不必要な動作により余分な電力を消
費してしまうという問題点がある。
た従来のダイナミックＰＬＡでは、ダイナミックＰＬＡ
を機能的に使用しない場合においても機能的に意味のな
い入力信号に応じてダイナミックＰＬＡ内部のトランジ
スタアレイ等が動作し、ＡＮＤ平面出力ライン８及びＯ
Ｒ平面ライン１２においてプリチャージ及びディスチャ
ージが繰り返され、不必要な動作により余分な電力を消
費してしまうという問題点がある。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、マイクロプロセッサが特定の命令を実行す
る際に使用されるダイナミックＰＬＡにおいて、ダイナ
ミックＰＬＡを機能的に使用しない場合に、機能的に意
味のない入力信号が印加されても余分な電力を消費しな
いダイナミックＰＬＡの低消費電力化方法を提供するこ
とを目的とする。
のであって、マイクロプロセッサが特定の命令を実行す
る際に使用されるダイナミックＰＬＡにおいて、ダイナ
ミックＰＬＡを機能的に使用しない場合に、機能的に意
味のない入力信号が印加されても余分な電力を消費しな
いダイナミックＰＬＡの低消費電力化方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るダイナミッ
クＰＬＡの低消費電力化方法は、マイクロプロセッサの
命令デコード時にＰＬＡ制御信号を生成する手段と、Ａ
ＮＤ平面トランジスタアレイと、ＯＲ平面トランジスタ
アレイと、前記ＡＮＤ平面トランジスタアレイの出力ラ
インをプリチャージするトランジスタと、前記ＯＲ平面
トランジスタアレイの出力ラインをプリチャージするト
ランジスタと、前記ＡＮＤ平面トランジスタアレイの出
力を入力し波形整形して前記ＯＲ平面トランジスタアレ
イに出力する波形整形手段とを有するダイナミックＰＬ
Ａにおいて、前記ＡＮＤ平面トランジスタアレイと前記
ＡＮＤ平面トランジスタアレイの出力ラインをプリチャ
ージするトランジスタとの間にかつ前記ＡＮＤ平面トラ
ンジスタアレイの出力ラインに対して直角に接続され前
記ＰＬＡ制御信号によりゲートを制御されるＡＮＤ平面
プリチャージ防止用トランジスタと、前記ＯＲ平面トラ
ンジスタアレイと前記ＯＲ平面トランジスタアレイの出
力ラインをプリチャージするトランジスタとの間にかつ
前記ＯＲ平面トランジスタアレイの出力ラインに対して
直角に接続され前記ＰＬＡ制御信号によりゲートを制御
されるＯＲ平面プリチャージ防止用トランジスタとを有
することを特徴とする。
クＰＬＡの低消費電力化方法は、マイクロプロセッサの
命令デコード時にＰＬＡ制御信号を生成する手段と、Ａ
ＮＤ平面トランジスタアレイと、ＯＲ平面トランジスタ
アレイと、前記ＡＮＤ平面トランジスタアレイの出力ラ
インをプリチャージするトランジスタと、前記ＯＲ平面
トランジスタアレイの出力ラインをプリチャージするト
ランジスタと、前記ＡＮＤ平面トランジスタアレイの出
力を入力し波形整形して前記ＯＲ平面トランジスタアレ
イに出力する波形整形手段とを有するダイナミックＰＬ
Ａにおいて、前記ＡＮＤ平面トランジスタアレイと前記
ＡＮＤ平面トランジスタアレイの出力ラインをプリチャ
ージするトランジスタとの間にかつ前記ＡＮＤ平面トラ
ンジスタアレイの出力ラインに対して直角に接続され前
記ＰＬＡ制御信号によりゲートを制御されるＡＮＤ平面
プリチャージ防止用トランジスタと、前記ＯＲ平面トラ
ンジスタアレイと前記ＯＲ平面トランジスタアレイの出
力ラインをプリチャージするトランジスタとの間にかつ
前記ＯＲ平面トランジスタアレイの出力ラインに対して
直角に接続され前記ＰＬＡ制御信号によりゲートを制御
されるＯＲ平面プリチャージ防止用トランジスタとを有
することを特徴とする。
【０００６】
【作用】本発明に係るダイナミックＰＬＡの低消費電力
化方法においては、マイクロプロセッサが特定の命令を
実行する際に使用されるダイナミックＰＬＡにおいて、
ＰＬＡ制御信号を生成する手段は、マイクロプロセッサ
の命令をデコードしてダイナミックＰＬＡを機能的に使
用しない場合にＰＬＡ制御信号を出力する。ＡＮＤ平面
プリチャージ防止用トランジスタは、ＰＬＡ制御信号を
入力するとＡＮＤ平面トランジスタアレイ及びＡＮＤ平
面トランジスタアレイの出力ラインがプリチャージされ
るのを防止する。ＯＲ平面プリチャージ防止用トランジ
スタは、ＰＬＡ制御信号を入力するとＯＲ平面トランジ
スタアレイ及びＯＲ平面トランジスタアレイの出力ライ
ンがプリチャージされるのを防止する。これらにより、
本発明に係るダイナミックＰＬＡの低消費電力化方法を
用いたダイナミックＰＬＡは、このダイナミックＰＬＡ
を機能的に使用しない場合に、ダイナミックＰＬＡを構
成するトランジスタアレイに対するプリチャージを阻止
するため、ダイナミックＰＬＡにおける無意味な動作を
阻止してダイナミックＰＬＡにおける消費電力を殆どゼ
ロまで低減することができる。
化方法においては、マイクロプロセッサが特定の命令を
実行する際に使用されるダイナミックＰＬＡにおいて、
ＰＬＡ制御信号を生成する手段は、マイクロプロセッサ
の命令をデコードしてダイナミックＰＬＡを機能的に使
用しない場合にＰＬＡ制御信号を出力する。ＡＮＤ平面
プリチャージ防止用トランジスタは、ＰＬＡ制御信号を
入力するとＡＮＤ平面トランジスタアレイ及びＡＮＤ平
面トランジスタアレイの出力ラインがプリチャージされ
るのを防止する。ＯＲ平面プリチャージ防止用トランジ
スタは、ＰＬＡ制御信号を入力するとＯＲ平面トランジ
スタアレイ及びＯＲ平面トランジスタアレイの出力ライ
ンがプリチャージされるのを防止する。これらにより、
本発明に係るダイナミックＰＬＡの低消費電力化方法を
用いたダイナミックＰＬＡは、このダイナミックＰＬＡ
を機能的に使用しない場合に、ダイナミックＰＬＡを構
成するトランジスタアレイに対するプリチャージを阻止
するため、ダイナミックＰＬＡにおける無意味な動作を
阻止してダイナミックＰＬＡにおける消費電力を殆どゼ
ロまで低減することができる。
【０００７】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００８】図１は、本発明の第１の実施例に係るダイ
ナミックＰＬＡの低消費電力化方法を示す回路図であ
る。なお図１において、図５に示す従来のダイナミック
ＰＬＡと同一の構成部には、同一符号を付して説明を省
略する。図１に示す本第１の実施例に係るダイナミック
ＰＬＡにおいて、図５に示す従来のダイナミックＰＬＡ
に対して異なる構成部分は、図５におけるマスク回路１
７及びマスク信号１８が削除されている部分と、ＡＮＤ
平面出力ライン８とプリチャージ用Ｐチャンネルトラン
ジスタ７との間にプリチャージ防止用トランジスタ６が
構成され、ＯＲ平面出力ライン１２とプリチャージ用Ｐ
チャンネルトランジスタ１３との間にプリチャージ防止
用トランジスタ１１が構成されている部分である。
ナミックＰＬＡの低消費電力化方法を示す回路図であ
る。なお図１において、図５に示す従来のダイナミック
ＰＬＡと同一の構成部には、同一符号を付して説明を省
略する。図１に示す本第１の実施例に係るダイナミック
ＰＬＡにおいて、図５に示す従来のダイナミックＰＬＡ
に対して異なる構成部分は、図５におけるマスク回路１
７及びマスク信号１８が削除されている部分と、ＡＮＤ
平面出力ライン８とプリチャージ用Ｐチャンネルトラン
ジスタ７との間にプリチャージ防止用トランジスタ６が
構成され、ＯＲ平面出力ライン１２とプリチャージ用Ｐ
チャンネルトランジスタ１３との間にプリチャージ防止
用トランジスタ１１が構成されている部分である。
【０００９】図３は、本発明の第１の実施例に係るダイ
ナミックＰＬＡの低消費電力化方法を用いたマイクロコ
ンピュータシステムを示すブロック図である。図３に示
すマイクロコンピュータシステムは、マイクロコードＲ
ＯＭ２３，マイクロプログラムカウンタ２４及び命令デ
コーダ２２により構成されるマイクロシーケンサと、命
令デコーダ２２の出力信号を入力として非例外処理時に
データパス１９に対して制御信号を出力する非例外処理
用ダイナミックＰＬＡ２０と、命令デコーダ２２の出力
信号を入力として例外処理時にデータパス１９に対して
制御信号を出力する例外処理用ダイナミックＰＬＡ２１
とで構成されている。例外処理用ダイナミックＰＬＡ２
１は、図１に示すような構成になっている。
ナミックＰＬＡの低消費電力化方法を用いたマイクロコ
ンピュータシステムを示すブロック図である。図３に示
すマイクロコンピュータシステムは、マイクロコードＲ
ＯＭ２３，マイクロプログラムカウンタ２４及び命令デ
コーダ２２により構成されるマイクロシーケンサと、命
令デコーダ２２の出力信号を入力として非例外処理時に
データパス１９に対して制御信号を出力する非例外処理
用ダイナミックＰＬＡ２０と、命令デコーダ２２の出力
信号を入力として例外処理時にデータパス１９に対して
制御信号を出力する例外処理用ダイナミックＰＬＡ２１
とで構成されている。例外処理用ダイナミックＰＬＡ２
１は、図１に示すような構成になっている。
【００１０】次に、上述の如く構成された本第１の実施
例に係るダイナミックＰＬＡの低消費電力化方法の動作
について説明する。図３における命令デコーダ２２は、
例外処理を必要としない命令をデコードしたとき、ＰＬ
Ａ制御信号４を用いて例外処理用ダイナミックＰＬＡ２
１の消費電力を低減させるような制御をする。ＰＬＡ制
御信号４は、命令デコーダ２２において例外処理用ダイ
ナミックＰＬＡ２１を機能的に使用する命令を処理する
期間中は“Ｈ”となっている。
例に係るダイナミックＰＬＡの低消費電力化方法の動作
について説明する。図３における命令デコーダ２２は、
例外処理を必要としない命令をデコードしたとき、ＰＬ
Ａ制御信号４を用いて例外処理用ダイナミックＰＬＡ２
１の消費電力を低減させるような制御をする。ＰＬＡ制
御信号４は、命令デコーダ２２において例外処理用ダイ
ナミックＰＬＡ２１を機能的に使用する命令を処理する
期間中は“Ｈ”となっている。
【００１１】ＰＬＡ制御信号４が“Ｈ”のときは、図１
におけるプリチャージ防止用トランジスタ６及び１１を
構成するＮチャンネルトランジスタは導通状態となり、
図１に示すダイナミックＰＬＡは入力信号１に応じて出
力信号１５を生成する通常のダイナミックＰＬＡとして
動作する。
におけるプリチャージ防止用トランジスタ６及び１１を
構成するＮチャンネルトランジスタは導通状態となり、
図１に示すダイナミックＰＬＡは入力信号１に応じて出
力信号１５を生成する通常のダイナミックＰＬＡとして
動作する。
【００１２】このときの動作について図２を参照して説
明する。図２は、図１に示す本第１の実施例に係るダイ
ナミックＰＬＡの各部の動作タイミングを示すタイミン
グチャートである。ＰＨＩ１信号に同期したプリチャー
ジ用クロック信号５で駆動されるプリチャージ用Ｐチャ
ンネルトランジスタ７及び１３は、ＡＮＤ平面トランジ
スタアレイ３及びＯＲ平面トランジスタアレイ１０にお
けるＡＮＤ平面出力ライン８及びＯＲ平面出力ライン１
２を“Ｈ”にプリチャージする。ＰＨＩ２信号に同期し
た入力信号１は、入力バッファ２を介してＡＮＤ平面ト
ランジスタアレイ３におけるＮチャンネルトランジスタ
のゲートを制御し、プリチャージされたＡＮＤ平面出力
ライン８の電荷をディスチャージする。ＡＮＤ平面出力
ライン８における信号は、波形整形回路９を経てＯＲ平
面トランジスタアレイ１０におけるＮチャンネルトラン
ジスタのゲートを制御し、プリチャージされたＯＲ平面
出力ライン１２の電荷をディスチャージする。ＯＲ平面
出力ライン１２における信号は、ＰＨＩ２信号に同期し
た動作をする出力バッファ１４により出力端子１５に出
力される。
明する。図２は、図１に示す本第１の実施例に係るダイ
ナミックＰＬＡの各部の動作タイミングを示すタイミン
グチャートである。ＰＨＩ１信号に同期したプリチャー
ジ用クロック信号５で駆動されるプリチャージ用Ｐチャ
ンネルトランジスタ７及び１３は、ＡＮＤ平面トランジ
スタアレイ３及びＯＲ平面トランジスタアレイ１０にお
けるＡＮＤ平面出力ライン８及びＯＲ平面出力ライン１
２を“Ｈ”にプリチャージする。ＰＨＩ２信号に同期し
た入力信号１は、入力バッファ２を介してＡＮＤ平面ト
ランジスタアレイ３におけるＮチャンネルトランジスタ
のゲートを制御し、プリチャージされたＡＮＤ平面出力
ライン８の電荷をディスチャージする。ＡＮＤ平面出力
ライン８における信号は、波形整形回路９を経てＯＲ平
面トランジスタアレイ１０におけるＮチャンネルトラン
ジスタのゲートを制御し、プリチャージされたＯＲ平面
出力ライン１２の電荷をディスチャージする。ＯＲ平面
出力ライン１２における信号は、ＰＨＩ２信号に同期し
た動作をする出力バッファ１４により出力端子１５に出
力される。
【００１３】一方、ＰＬＡ制御信号４が“Ｌ”のとき
は、図２に示すマイクロコンピュータシステムにおいて
は例外処理用ダイナミックＰＬＡ２１を機能的に使用し
ない命令を処理する期間であるため、この期間に例外処
理用ダイナミックＰＬＡ２１を動作させることは電力を
無駄に消費させることになる。ＰＬＡ制御信号４が
“Ｌ”のとき、プリチャージ防止用トランジスタ６及び
１１のＮチャンネルトランジスタは遮断状態となるた
め、プリチャージ用Ｐチャンネルトランジスタ７により
プリチャージされるＡＮＤ平面出力ラインの区間はプリ
チャージ用Ｐチャンネルトランジスタ７と波形整形回路
９との間となり、同様にしてプリチャージ用Ｐチャンネ
ルトランジスタ１３によりプリチャージされるＯＲ平面
出力ラインの区間はプリチャージ用Ｐチャンネルトラン
ジスタ１３と出力バッファ１４との間に制限される。従
って、このときＡＮＤ平面トランジスタアレイ３を構成
するＮチャンネルトランジスタが機能的に無意味な入力
信号１によって動作しても、ＡＮＤ平面出力ライン８に
おいては、プリチャージされないため一度ディスチャー
ジが発生すると平面出力ライン８の電荷がゼロとなり、
電荷の移動が発生しなくなる。
は、図２に示すマイクロコンピュータシステムにおいて
は例外処理用ダイナミックＰＬＡ２１を機能的に使用し
ない命令を処理する期間であるため、この期間に例外処
理用ダイナミックＰＬＡ２１を動作させることは電力を
無駄に消費させることになる。ＰＬＡ制御信号４が
“Ｌ”のとき、プリチャージ防止用トランジスタ６及び
１１のＮチャンネルトランジスタは遮断状態となるた
め、プリチャージ用Ｐチャンネルトランジスタ７により
プリチャージされるＡＮＤ平面出力ラインの区間はプリ
チャージ用Ｐチャンネルトランジスタ７と波形整形回路
９との間となり、同様にしてプリチャージ用Ｐチャンネ
ルトランジスタ１３によりプリチャージされるＯＲ平面
出力ラインの区間はプリチャージ用Ｐチャンネルトラン
ジスタ１３と出力バッファ１４との間に制限される。従
って、このときＡＮＤ平面トランジスタアレイ３を構成
するＮチャンネルトランジスタが機能的に無意味な入力
信号１によって動作しても、ＡＮＤ平面出力ライン８に
おいては、プリチャージされないため一度ディスチャー
ジが発生すると平面出力ライン８の電荷がゼロとなり、
電荷の移動が発生しなくなる。
【００１４】また、ＰＬＡ制御信号４が“Ｌ”のとき
は、プリチャージ防止用トランジスタ６と波形整形回路
９との間は常にプリチャージされた状態にあるため波形
整形回路９の出力は“Ｌ”となり、ＯＲ平面トランジス
タアレイ１０を構成する全てのＮチャンネルトランジス
タは常にＯＦＦ状態となり、ＯＲ平面出力ライン１２は
ディスチャージされなくなる。このとき、ＯＲ平面出力
ライン１２は、プリチャージ防止用トランジスタにより
プリチャージが防止されているため、プリチャージもデ
ィスチャージもされない状態となり、電荷の移動が発生
しなくなる。
は、プリチャージ防止用トランジスタ６と波形整形回路
９との間は常にプリチャージされた状態にあるため波形
整形回路９の出力は“Ｌ”となり、ＯＲ平面トランジス
タアレイ１０を構成する全てのＮチャンネルトランジス
タは常にＯＦＦ状態となり、ＯＲ平面出力ライン１２は
ディスチャージされなくなる。このとき、ＯＲ平面出力
ライン１２は、プリチャージ防止用トランジスタにより
プリチャージが防止されているため、プリチャージもデ
ィスチャージもされない状態となり、電荷の移動が発生
しなくなる。
【００１５】これらのように、本第１の実施例に係るダ
イナミックＰＬＡの低消費電力化方法を施した回路は、
ダイナミックＰＬＡを機能的に使用しない場合において
は命令デコーダ２２より出力されるＰＬＡ制御信号４に
よってトランジスタアレイに対するプリチャージを阻止
するため、機能的に無意味な入力信号１が印加されても
不必要な電荷の移動を防ぐことができて、消費電力を低
減できる。
イナミックＰＬＡの低消費電力化方法を施した回路は、
ダイナミックＰＬＡを機能的に使用しない場合において
は命令デコーダ２２より出力されるＰＬＡ制御信号４に
よってトランジスタアレイに対するプリチャージを阻止
するため、機能的に無意味な入力信号１が印加されても
不必要な電荷の移動を防ぐことができて、消費電力を低
減できる。
【００１６】図４は、本発明の第２の実施例に係るダイ
ナミックＰＬＡの低消費電力化方法を示す回路図であ
る。本第２の実施例では、ＡＮＤ平面トランジスタアレ
イ１６を構成するトランジスタセルがＡＮＤ平面出力ラ
イン８に対して並列に接続されているため、プリチャー
ジは常にＡＮＤ平面出力ライン全体に対してする必要が
ある。そして、本第２の実施例では、入力信号１の数が
多くなるほど消費電力も増大するため、プリチャージ防
止用トランジスタ６によりＡＮＤ平面出力ライン８のプ
リチャージを防止することにより、より大きな低消費電
力化を実現することができる。
ナミックＰＬＡの低消費電力化方法を示す回路図であ
る。本第２の実施例では、ＡＮＤ平面トランジスタアレ
イ１６を構成するトランジスタセルがＡＮＤ平面出力ラ
イン８に対して並列に接続されているため、プリチャー
ジは常にＡＮＤ平面出力ライン全体に対してする必要が
ある。そして、本第２の実施例では、入力信号１の数が
多くなるほど消費電力も増大するため、プリチャージ防
止用トランジスタ６によりＡＮＤ平面出力ライン８のプ
リチャージを防止することにより、より大きな低消費電
力化を実現することができる。
【００１７】
【発明の効果】以上説明したように本発明に係るダイナ
ミックＰＬＡの低消費電力化方法によれば、マイクロプ
ロセッサが特定の命令を実行する際に使用されるダイナ
ミックＰＬＡにおいて、ダイナミックＰＬＡを機能的に
使用しない場合に、マイクロプロセッサ等から出力され
る信号に応じてダイナミックＰＬＡを構成するトランジ
スタアレイに対するプリチャージを阻止するため、ダイ
ナミックＰＬＡにおける無意味な動作を阻止してダイナ
ミックＰＬＡにおける消費電力を殆どゼロまで低減する
ことができる。
ミックＰＬＡの低消費電力化方法によれば、マイクロプ
ロセッサが特定の命令を実行する際に使用されるダイナ
ミックＰＬＡにおいて、ダイナミックＰＬＡを機能的に
使用しない場合に、マイクロプロセッサ等から出力され
る信号に応じてダイナミックＰＬＡを構成するトランジ
スタアレイに対するプリチャージを阻止するため、ダイ
ナミックＰＬＡにおける無意味な動作を阻止してダイナ
ミックＰＬＡにおける消費電力を殆どゼロまで低減する
ことができる。
【図１】本発明の第１の実施例に係るダイナミックＰＬ
Ａの低消費電力化方法を示す回路図である。
Ａの低消費電力化方法を示す回路図である。
【図２】図１に示す本第１の実施例に係るダイナミック
ＰＬＡの各部の動作タイミングを示すタイミングチャー
トである。
ＰＬＡの各部の動作タイミングを示すタイミングチャー
トである。
【図３】本発明の第１の実施例に係るダイナミックＰＬ
Ａの低消費電力化方法を用いたマイクロコンピュータシ
ステムを示すブロック図である。
Ａの低消費電力化方法を用いたマイクロコンピュータシ
ステムを示すブロック図である。
【図４】本発明の第２の実施例に係るダイナミックＰＬ
Ａの低消費電力化方法を示す回路図である。
Ａの低消費電力化方法を示す回路図である。
【図５】従来のダイナミックＰＬＡの一例を示す回路図
である。
である。
１ ；入力信号 ３ ；ＡＮＤ平面トランジスタアレイ ４ ；ＰＬＡ制御信号 ６，１１ ；プリチャージ防止用トランジスタ ７，１３ ；プリチャージ用Ｐチャンネルトランジスタ １０ ；ＯＲ平面トランジスタアレイ
Claims (1)
- 【請求項１】 マイクロプロセッサの命令デコード時に
ＰＬＡ制御信号を生成する手段と、ＡＮＤ平面トランジ
スタアレイと、ＯＲ平面トランジスタアレイと、前記Ａ
ＮＤ平面トランジスタアレイの出力ラインをプリチャー
ジするトランジスタと、前記ＯＲ平面トランジスタアレ
イの出力ラインをプリチャージするトランジスタと、前
記ＡＮＤ平面トランジスタアレイの出力を入力し波形整
形して前記ＯＲ平面トランジスタアレイに出力する波形
整形手段とを有するダイナミックＰＬＡにおいて、前記
ＡＮＤ平面トランジスタアレイと前記ＡＮＤ平面トラン
ジスタアレイの出力ラインをプリチャージするトランジ
スタとの間にかつ前記ＡＮＤ平面トランジスタアレイの
出力ラインに対して直角に接続され前記ＰＬＡ制御信号
によりゲートを制御されるＡＮＤ平面プリチャージ防止
用トランジスタと、前記ＯＲ平面トランジスタアレイと
前記ＯＲ平面トランジスタアレイの出力ラインをプリチ
ャージするトランジスタとの間にかつ前記ＯＲ平面トラ
ンジスタアレイの出力ラインに対して直角に接続され前
記ＰＬＡ制御信号によりゲートを制御されるＯＲ平面プ
リチャージ防止用トランジスタとを有することを特徴と
するダイナミックＰＬＡの低消費電力化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033763A JPH05235747A (ja) | 1992-02-20 | 1992-02-20 | ダイナミックｐｌａの低消費電力化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033763A JPH05235747A (ja) | 1992-02-20 | 1992-02-20 | ダイナミックｐｌａの低消費電力化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235747A true JPH05235747A (ja) | 1993-09-10 |
Family
ID=12395477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033763A Pending JPH05235747A (ja) | 1992-02-20 | 1992-02-20 | ダイナミックｐｌａの低消費電力化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0856149A (ja) * | 1994-02-18 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 半導体の不揮発性メモリ、特にフラッシュｅｐｒｏｍ用プログラマブル・ロジック・アレイ構造物 |
| US7474122B2 (en) | 2006-02-21 | 2009-01-06 | Samsung Electronics Co., Ltd. | High-performance static programmable logic array |
-
1992
- 1992-02-20 JP JP4033763A patent/JPH05235747A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0856149A (ja) * | 1994-02-18 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 半導体の不揮発性メモリ、特にフラッシュｅｐｒｏｍ用プログラマブル・ロジック・アレイ構造物 |
| US7474122B2 (en) | 2006-02-21 | 2009-01-06 | Samsung Electronics Co., Ltd. | High-performance static programmable logic array |
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