JPH05236656A - 周波数追従方法 - Google Patents
周波数追従方法Info
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- JPH05236656A JPH05236656A JP4061047A JP6104792A JPH05236656A JP H05236656 A JPH05236656 A JP H05236656A JP 4061047 A JP4061047 A JP 4061047A JP 6104792 A JP6104792 A JP 6104792A JP H05236656 A JPH05236656 A JP H05236656A
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- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
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- 230000010355 oscillation Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
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- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Inverter Devices (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Supply And Distribution Of Alternating Current (AREA)
Abstract
(57)【要約】
【目的】 ３相交流電源と連系運転するインバータの周
波数追従機能の向上を図る。即ち、フィードフォワード
制御によって周波数応答性能を向上させると共にインバ
ータからの供給出力の安定化を図る。 【構成】 ３相交流電源から変換した周波数の整数倍
（例えば６倍）の周波数のゼロクロス方形波生成回路
１，シフトレジスタ３と４およびフリップ・フロップ５
と６によって生成される信号をアップ・ダウンカウンタ
８と９の制御信号に変換する論理回路７、インバータの
周波数発振回路２、加減算クロック生成部１０、前記ア
ップ・ダウンカウンタ８と９の出力信号および前記論理
回路７からの制御信号を入力して３相交流電源の周波数
の整数倍（例えば６倍）の周波数の１周期におけるイン
バータ駆動用の周波数信号によるカウント数と前記３相
交流電源から検出した周波数の整数倍（例えば６倍）の
周波数の１周期におけるインバータ駆動用の周波数信号
によるカウント数との偏差を検出して加減算クロックを
フィードフォワードする論理回路１１，１２，１３によ
って構成した。
波数追従機能の向上を図る。即ち、フィードフォワード
制御によって周波数応答性能を向上させると共にインバ
ータからの供給出力の安定化を図る。 【構成】 ３相交流電源から変換した周波数の整数倍
（例えば６倍）の周波数のゼロクロス方形波生成回路
１，シフトレジスタ３と４およびフリップ・フロップ５
と６によって生成される信号をアップ・ダウンカウンタ
８と９の制御信号に変換する論理回路７、インバータの
周波数発振回路２、加減算クロック生成部１０、前記ア
ップ・ダウンカウンタ８と９の出力信号および前記論理
回路７からの制御信号を入力して３相交流電源の周波数
の整数倍（例えば６倍）の周波数の１周期におけるイン
バータ駆動用の周波数信号によるカウント数と前記３相
交流電源から検出した周波数の整数倍（例えば６倍）の
周波数の１周期におけるインバータ駆動用の周波数信号
によるカウント数との偏差を検出して加減算クロックを
フィードフォワードする論理回路１１，１２，１３によ
って構成した。
Description
【０００１】
【産業上の利用分野】この発明は、商用の３相交流電源
と連系運転を行うインバータ制御システムにおける周波
数追従方法に関するものである。
と連系運転を行うインバータ制御システムにおける周波
数追従方法に関するものである。
【０００２】
【従来の技術】図４は従来技術による商用３相交流電源
と連系運転するインバータにおける、商用の３相交流電
源とインバータ駆動用周波数信号との位相差検出回路の
構成を示すブロック回路図である。図４において、商用
の３相交流電源から検出された電圧信号１０１は、ゼロ
クロス方形波１０４に変換され論理回路１０５へ入力さ
れる。また、インバータ駆動用の正弦波信号１０２は、
９０°位相シフトした方形波１０３に変換され前記論理
回路１０５へ入力される。この論理回路１０５は２つの
ＥＸ−ＮＯＲゲート１１７と１１８およびＮＯＴゲート
１１９によって構成されており、図５に示す方形波信号
ａとｂを入力し、信号の極性が互いに反対となる方形波
ｄとｅを出力する。この２つの方形波ｄとｅはそれぞれ
抵抗１１３とコンデンサ１１５および抵抗１１４とコン
デンサ１１６より成る積分器を介して減算器１０６へ入
力される。この減算器１０６はオペアンプ１０９、この
オペアンプ１０９の非反転入力端子に接続された抵抗１
１１と１１２および負帰還回路に設けられた抵抗１１０
によって構成されており、その出力信号ｆは入力信号ｄ
とｅの差となる。即ち、商用の３相交流電源から検出し
たゼロクロス方形波ａとインバータ駆動用正弦波信号の
方形波ｂとの位相差が９０°であると減算器１０６の出
力信号ｆは０となる。
と連系運転するインバータにおける、商用の３相交流電
源とインバータ駆動用周波数信号との位相差検出回路の
構成を示すブロック回路図である。図４において、商用
の３相交流電源から検出された電圧信号１０１は、ゼロ
クロス方形波１０４に変換され論理回路１０５へ入力さ
れる。また、インバータ駆動用の正弦波信号１０２は、
９０°位相シフトした方形波１０３に変換され前記論理
回路１０５へ入力される。この論理回路１０５は２つの
ＥＸ−ＮＯＲゲート１１７と１１８およびＮＯＴゲート
１１９によって構成されており、図５に示す方形波信号
ａとｂを入力し、信号の極性が互いに反対となる方形波
ｄとｅを出力する。この２つの方形波ｄとｅはそれぞれ
抵抗１１３とコンデンサ１１５および抵抗１１４とコン
デンサ１１６より成る積分器を介して減算器１０６へ入
力される。この減算器１０６はオペアンプ１０９、この
オペアンプ１０９の非反転入力端子に接続された抵抗１
１１と１１２および負帰還回路に設けられた抵抗１１０
によって構成されており、その出力信号ｆは入力信号ｄ
とｅの差となる。即ち、商用の３相交流電源から検出し
たゼロクロス方形波ａとインバータ駆動用正弦波信号の
方形波ｂとの位相差が９０°であると減算器１０６の出
力信号ｆは０となる。
【０００３】
【発明が解決しようとする課題】従来技術による位相差
制御回路は、上述した位相差検出回路と位相差指令との
フィードバック回路で構成していたので、整定性を良く
するためには位相差補償のゲインを余り大きくすること
が出来なかった。このため、インバータ側の周波数と商
用電源側の周波数との差が大きいと追従しきれない欠陥
があり、追従制御におけるオーバーシュートも発生し易
すかった。また、フィードバック制御方式であるので追
従速度が遅くなることは免れず、商用電源と連系運転し
ているインバータから負荷へ供給している電力が商用電
源の周波数変動時に大きく変動する問題点もあった。こ
の発明は上述した従来技術における問題点を解決するた
めになされたものであって、周波数追従範囲が広く、か
つ、周波数急変時の過度応答が速い周波数追従方法を提
供することを目的とするものである。
制御回路は、上述した位相差検出回路と位相差指令との
フィードバック回路で構成していたので、整定性を良く
するためには位相差補償のゲインを余り大きくすること
が出来なかった。このため、インバータ側の周波数と商
用電源側の周波数との差が大きいと追従しきれない欠陥
があり、追従制御におけるオーバーシュートも発生し易
すかった。また、フィードバック制御方式であるので追
従速度が遅くなることは免れず、商用電源と連系運転し
ているインバータから負荷へ供給している電力が商用電
源の周波数変動時に大きく変動する問題点もあった。こ
の発明は上述した従来技術における問題点を解決するた
めになされたものであって、周波数追従範囲が広く、か
つ、周波数急変時の過度応答が速い周波数追従方法を提
供することを目的とするものである。
【０００４】
【課題を解決するための手段】上述した目的を達成する
ために、この発明による周波数追従方法は、インバータ
が連系運転する３相交流電源から検出した電圧信号をゼ
ロクロス変換した標準周波数の整数倍の周波数の方形波
信号を生成しておき、前記３相交流電源の標準周波数の
整数倍の周波数の１周期におけるインバータ駆動用の周
波数信号のクロック数と、前記３相交流電源から検出し
た周波数の整数倍の周波数信号の１周期におけるインバ
ータ駆動用の周波数信号のクロック数と比較し、前記２
つのクロック数の差およびその極性（相対比較による大
小によってきまる極性）を検出し、この検出値をインバ
ータ駆動用の周波数信号にフィードフォワードして前記
周波数を加減算して制御するものである。
ために、この発明による周波数追従方法は、インバータ
が連系運転する３相交流電源から検出した電圧信号をゼ
ロクロス変換した標準周波数の整数倍の周波数の方形波
信号を生成しておき、前記３相交流電源の標準周波数の
整数倍の周波数の１周期におけるインバータ駆動用の周
波数信号のクロック数と、前記３相交流電源から検出し
た周波数の整数倍の周波数信号の１周期におけるインバ
ータ駆動用の周波数信号のクロック数と比較し、前記２
つのクロック数の差およびその極性（相対比較による大
小によってきまる極性）を検出し、この検出値をインバ
ータ駆動用の周波数信号にフィードフォワードして前記
周波数を加減算して制御するものである。
【０００５】
【作用】３相交流電源の周波数が低下すると、その標準
周波数の整数倍（例えば６倍）の周波数信号ｆCSにおけ
る１周期は大きくなる。従って、この１周期からカウン
トされるインバータ駆動用の周波数信号ｆS （例えば６
１４．４ＫHz）のクロック数は３相交流電源の周波数の
整数倍（例えば６倍）の周波数（例えば３００Hz）の１
周期におけるクロック数よりも大になる。また、３相交
流電源の周波数が上昇したときはその１周期にカウント
されるクロック数は逆に減少する。３相交流電源の標準
周波数の整数倍の周波数（例えば３００Hz）における１
周期のインバータ駆動用の周波数信号ｆS によるクロッ
ク数を２，０４８（６１４．４ＫHz／３００）として予
めアップ・ダウンカウンタに設定しておき、３相交流電
源から検出し変換した標準周波数の整数倍（例えば６
倍）の周波数の方形波信号ｆCSの１周期におけるインバ
ータ駆動用の周波数信号ｆS のクロック数だけ前記アッ
プ・ダウンカウンタにおいてダウンカウントする。この
ダウンカウント数と予め設定した２，０４８との差およ
びそれらの大小比較による極性（ダウンカウント数が
２，０４８より大きいときは“Ｈ”、小さいときは
“Ｌ”）を検出し、この検出値に基づく加算クロック数
または減算クロック数をフィードフォワードしてインバ
ータ駆動用の周波数ｆS を加減算制御する。
周波数の整数倍（例えば６倍）の周波数信号ｆCSにおけ
る１周期は大きくなる。従って、この１周期からカウン
トされるインバータ駆動用の周波数信号ｆS （例えば６
１４．４ＫHz）のクロック数は３相交流電源の周波数の
整数倍（例えば６倍）の周波数（例えば３００Hz）の１
周期におけるクロック数よりも大になる。また、３相交
流電源の周波数が上昇したときはその１周期にカウント
されるクロック数は逆に減少する。３相交流電源の標準
周波数の整数倍の周波数（例えば３００Hz）における１
周期のインバータ駆動用の周波数信号ｆS によるクロッ
ク数を２，０４８（６１４．４ＫHz／３００）として予
めアップ・ダウンカウンタに設定しておき、３相交流電
源から検出し変換した標準周波数の整数倍（例えば６
倍）の周波数の方形波信号ｆCSの１周期におけるインバ
ータ駆動用の周波数信号ｆS のクロック数だけ前記アッ
プ・ダウンカウンタにおいてダウンカウントする。この
ダウンカウント数と予め設定した２，０４８との差およ
びそれらの大小比較による極性（ダウンカウント数が
２，０４８より大きいときは“Ｈ”、小さいときは
“Ｌ”）を検出し、この検出値に基づく加算クロック数
または減算クロック数をフィードフォワードしてインバ
ータ駆動用の周波数ｆS を加減算制御する。
【０００６】
【実施例】以下、この発明に係る実施例を図面を参照し
ながら説明する。
ながら説明する。
【０００７】図１はこの発明による周波数追従方法の実
施例を示すブロック回路図である。図１において、商用
３相交流電源から検出した電圧信号はゼロクロス方形波
生成回路１においてｆCS（例えば３００Hz±１８Hz）に
変換されシフトレジスタ３へ入力すると共に前記シフト
レジスタ３を介してシフトレジスタ４へ入力する。この
２つのシフトレジスタ３と４の出力はそれぞれＮＯＴゲ
ート３０と３１を介してフリップ・フロップ５と６に入
力し、論理回路７を介して２つのアップ・ダウンカウン
タ８と９に入力する。前記論理回路７は６つのＡＮＤゲ
ート３２〜３７および２つのＮＯＴゲート３８と３９に
よって構成されており、シフトレジスタ３と４の出力信
号ＡとＢは前記論理回路７の出力端においては図２のタ
イミングチャートで示す波形となる。
施例を示すブロック回路図である。図１において、商用
３相交流電源から検出した電圧信号はゼロクロス方形波
生成回路１においてｆCS（例えば３００Hz±１８Hz）に
変換されシフトレジスタ３へ入力すると共に前記シフト
レジスタ３を介してシフトレジスタ４へ入力する。この
２つのシフトレジスタ３と４の出力はそれぞれＮＯＴゲ
ート３０と３１を介してフリップ・フロップ５と６に入
力し、論理回路７を介して２つのアップ・ダウンカウン
タ８と９に入力する。前記論理回路７は６つのＡＮＤゲ
ート３２〜３７および２つのＮＯＴゲート３８と３９に
よって構成されており、シフトレジスタ３と４の出力信
号ＡとＢは前記論理回路７の出力端においては図２のタ
イミングチャートで示す波形となる。
【０００８】図２において、信号Ａとフリップ・フロッ
プ５の出力信号Ｅの論理積である信号Ｍはアップ・ダウ
ンカウンタ９のＲＥＳＥＴ信号となり、信号Ｂとフリッ
プ・フロップ５の出力信号Ｆの論理積である信号ＮはＮ
ＯＴゲート３８を介して信号Ｏとなりアップ・ダウンカ
ウンタ９のＬＯＡＤ信号となる。また、信号Ａと信号Ｆ
の論理積である信号Ｉはアップ・ダウンカウンタ８のＲ
ＥＳＥＴ信号となり、信号Ｂと信号Ｅの論理積である信
号ＪはＮＯＴゲート３９を介して信号Ｋとなりアップ・
ダウンカウンタ８のＬＯＡＤ信号となる。さらに、信号
Ｃ，信号Ｅ，フリップ・フロップ４の出力信号Ｇの論理
積である信号Ｌはラッチ出力タイミング方形波であっ
て、アップ・ダウンカウンタ９の出力信号回路における
ＡＮＤゲート１４へ入力されると共に、インバータ駆動
用の周波数発振回路２からＮＯＴゲート５０を介してア
ップ・ダウンカウンタ８へ送出される信号ｆS のクロッ
ク数を制御するＡＮＤゲート５１に入力する。信号Ｃ，
信号Ｆ，フリップ・フロップ４の出力信号Ｈの論理積で
ある信号Ｐはラッチ出力タイミング方形波であって、ア
ップ・ダウンカウンタ８の出力信号回路におけるＡＮＤ
ゲート１３に入力されると共にＡＮＤゲート５２に入力
され、インバータ駆動用の周波数発振回路２からＮＯＴ
ゲート５０を介してアップ・ダウンカウンタ９へ送出さ
れる信号ｆS のクロック数を制御する。
プ５の出力信号Ｅの論理積である信号Ｍはアップ・ダウ
ンカウンタ９のＲＥＳＥＴ信号となり、信号Ｂとフリッ
プ・フロップ５の出力信号Ｆの論理積である信号ＮはＮ
ＯＴゲート３８を介して信号Ｏとなりアップ・ダウンカ
ウンタ９のＬＯＡＤ信号となる。また、信号Ａと信号Ｆ
の論理積である信号Ｉはアップ・ダウンカウンタ８のＲ
ＥＳＥＴ信号となり、信号Ｂと信号Ｅの論理積である信
号ＪはＮＯＴゲート３９を介して信号Ｋとなりアップ・
ダウンカウンタ８のＬＯＡＤ信号となる。さらに、信号
Ｃ，信号Ｅ，フリップ・フロップ４の出力信号Ｇの論理
積である信号Ｌはラッチ出力タイミング方形波であっ
て、アップ・ダウンカウンタ９の出力信号回路における
ＡＮＤゲート１４へ入力されると共に、インバータ駆動
用の周波数発振回路２からＮＯＴゲート５０を介してア
ップ・ダウンカウンタ８へ送出される信号ｆS のクロッ
ク数を制御するＡＮＤゲート５１に入力する。信号Ｃ，
信号Ｆ，フリップ・フロップ４の出力信号Ｈの論理積で
ある信号Ｐはラッチ出力タイミング方形波であって、ア
ップ・ダウンカウンタ８の出力信号回路におけるＡＮＤ
ゲート１３に入力されると共にＡＮＤゲート５２に入力
され、インバータ駆動用の周波数発振回路２からＮＯＴ
ゲート５０を介してアップ・ダウンカウンタ９へ送出さ
れる信号ｆS のクロック数を制御する。
【０００９】２つのアップ・ダウンカウンタ８と９はそ
れぞれＬＯＡＤ信号ＫとＯによってＰＲＥＳＥＴ状態を
カウント設定値２，０４８とし、ダウンカウントを開始
する。３相交流電源からのｆCSが３００Hzであるとき
は、インバータ駆動用の周波数信号ｆS （６１４．４Ｋ
Hz）によりカウントされるクロック数は２，０４８であ
るので、アップ・ダウンカウンタ８と９から出力される
クロック数は０である。論理回路１１は２つのＡＮＤゲ
ート４１と４２，ＯＲゲート４３，ＮＯＴゲート４０に
よって構成されており、この論理回路１１の出力信号で
あるＯＲゲート４３の出力信号の極性は、アップ・ダウ
ンカウンタ８の出力端子Ｑ1 とＱ3 の極性の組み合わせ
によって変化する。即ち、Ｑ1 が“Ｈ”でＱ3 が“Ｌ”
（ｆCSが３００Hzより高くｆS によるダウンカウント数
が２，０４８より小）であるか、Ｑ1 が“Ｌ”でＱ3 が
“Ｈ”（ｆCSが３００Hzより低くｆS によるダウンカウ
ント数が２，０４８より大）であると論理回路１１にお
けるＯＲゲート４３の出力信号は“Ｈ”となる。論理回
路１２とアップ・ダウンカウンタ９の出力端子Ｑ1 とＱ
3 の極性についても全く同一である。
れぞれＬＯＡＤ信号ＫとＯによってＰＲＥＳＥＴ状態を
カウント設定値２，０４８とし、ダウンカウントを開始
する。３相交流電源からのｆCSが３００Hzであるとき
は、インバータ駆動用の周波数信号ｆS （６１４．４Ｋ
Hz）によりカウントされるクロック数は２，０４８であ
るので、アップ・ダウンカウンタ８と９から出力される
クロック数は０である。論理回路１１は２つのＡＮＤゲ
ート４１と４２，ＯＲゲート４３，ＮＯＴゲート４０に
よって構成されており、この論理回路１１の出力信号で
あるＯＲゲート４３の出力信号の極性は、アップ・ダウ
ンカウンタ８の出力端子Ｑ1 とＱ3 の極性の組み合わせ
によって変化する。即ち、Ｑ1 が“Ｈ”でＱ3 が“Ｌ”
（ｆCSが３００Hzより高くｆS によるダウンカウント数
が２，０４８より小）であるか、Ｑ1 が“Ｌ”でＱ3 が
“Ｈ”（ｆCSが３００Hzより低くｆS によるダウンカウ
ント数が２，０４８より大）であると論理回路１１にお
けるＯＲゲート４３の出力信号は“Ｈ”となる。論理回
路１２とアップ・ダウンカウンタ９の出力端子Ｑ1 とＱ
3 の極性についても全く同一である。
【００１０】次に、３相交流電源からの標準周波数の整
数倍（例えば６倍）の周波数方形波信号ｆCSを入力し
て、この周波数に対応してインバータ駆動用の周波数ｆ
S を制御する方法を説明する。前記標準周波数の整数倍
（例えば６倍）の周波数方形波信号ｆCSがシフトレジス
タ３に入力されるとシフトレジスタ３からは信号Ａが出
力され、また、シフトレジスタ４からは１パルス遅れて
信号Ｂが出力される。この２つの信号ＡとＢはフリップ
・フロップ５と６を介して論理回路７へ入力され、図２
に示すように、アップ・ダウンカウンタ８を制御する信
号Ｋ，Ｉ，Ｌおよびアップ・ダウンカウンタ９を制御す
る信号Ｏ，Ｍ，Ｐを出力する。前記信号のうち信号Ｌと
Ｐは共にラッチタイミング方形波であって、互いに１周
期ずれて出力される。この信号Ｌはアップ・ダウンカウ
ンタ９の出力信号Ｑ1 と加減算クロック生成部１０の出
力信号（ｄ）と共にＡＮＤゲート１４に入力し、前記ア
ップ・ダウンカウンタ９の出力信号Ｑ1 とＱ3 の極性に
応じてＡＮＤゲート１７と１８およびＯＲゲート１９と
２０を介して加減算クロックを送出する。また、前記信
号ＬはＡＮＤゲート５１を介してインバータ駆動用の周
波数信号ｆS （例えば６１４．４ＫHz）をアップ・ダウ
ンカウンタ８へ入力させ、ＬＯＡＤ信号Ｋによって信号
Ｌのパルス幅の期間だけｆS によってダウンカウントす
る。即ち、信号Ｌはアップ・ダウンカウンタ８のダウン
カウントを行うと共にアップ・ダウンカウンタ９におけ
るダウンカウントの結果を出力する。信号Ｐは信号Ｌよ
り１周期ずれて出力されるラッチ出力タイミング方形波
であって、アップ・ダウンカウンタ９のダウンカウント
を行うと共にアップ・ダウンカウンタ８におけるダウン
カウント結果を出力する。
数倍（例えば６倍）の周波数方形波信号ｆCSを入力し
て、この周波数に対応してインバータ駆動用の周波数ｆ
S を制御する方法を説明する。前記標準周波数の整数倍
（例えば６倍）の周波数方形波信号ｆCSがシフトレジス
タ３に入力されるとシフトレジスタ３からは信号Ａが出
力され、また、シフトレジスタ４からは１パルス遅れて
信号Ｂが出力される。この２つの信号ＡとＢはフリップ
・フロップ５と６を介して論理回路７へ入力され、図２
に示すように、アップ・ダウンカウンタ８を制御する信
号Ｋ，Ｉ，Ｌおよびアップ・ダウンカウンタ９を制御す
る信号Ｏ，Ｍ，Ｐを出力する。前記信号のうち信号Ｌと
Ｐは共にラッチタイミング方形波であって、互いに１周
期ずれて出力される。この信号Ｌはアップ・ダウンカウ
ンタ９の出力信号Ｑ1 と加減算クロック生成部１０の出
力信号（ｄ）と共にＡＮＤゲート１４に入力し、前記ア
ップ・ダウンカウンタ９の出力信号Ｑ1 とＱ3 の極性に
応じてＡＮＤゲート１７と１８およびＯＲゲート１９と
２０を介して加減算クロックを送出する。また、前記信
号ＬはＡＮＤゲート５１を介してインバータ駆動用の周
波数信号ｆS （例えば６１４．４ＫHz）をアップ・ダウ
ンカウンタ８へ入力させ、ＬＯＡＤ信号Ｋによって信号
Ｌのパルス幅の期間だけｆS によってダウンカウントす
る。即ち、信号Ｌはアップ・ダウンカウンタ８のダウン
カウントを行うと共にアップ・ダウンカウンタ９におけ
るダウンカウントの結果を出力する。信号Ｐは信号Ｌよ
り１周期ずれて出力されるラッチ出力タイミング方形波
であって、アップ・ダウンカウンタ９のダウンカウント
を行うと共にアップ・ダウンカウンタ８におけるダウン
カウント結果を出力する。
【００１１】なお、アップ・ダウンカウンタ８または９
の出力信号Ｑ1 が“Ｈ”でＱ3 が“Ｌ”であると、ＡＮ
Ｄゲート２１または１４から出力される加減算クロック
はＡＮＤゲート１５または１７を介してＯＲゲート１９
から加算クロックを出力する。また、前記出力信号Ｑ1
が“Ｌ”でＱ3 が“Ｈ”であるとＡＮＤゲート２１また
は１４を介して出力される加減算クロックはＡＮＤゲー
ト１６または１８を介してＯＲゲート２０から減算クロ
ックを出力する。
の出力信号Ｑ1 が“Ｈ”でＱ3 が“Ｌ”であると、ＡＮ
Ｄゲート２１または１４から出力される加減算クロック
はＡＮＤゲート１５または１７を介してＯＲゲート１９
から加算クロックを出力する。また、前記出力信号Ｑ1
が“Ｌ”でＱ3 が“Ｈ”であるとＡＮＤゲート２１また
は１４を介して出力される加減算クロックはＡＮＤゲー
ト１６または１８を介してＯＲゲート２０から減算クロ
ックを出力する。
【００１２】以上説明したように、アップ・ダウンカウ
ンタ８と９は交互にダウンカウントとダウンカウントの
結果を出力するので、図３に示すように、３相交流電源
の周波数の整数倍の周波数信号ｆCS（例えば３００±１
８）Hzの周期ＴCSに１周期遅れでインバータ駆動用の周
波数ｆ1NV の周期Ｔ1NV を追従させるフィードフォワー
ド制御となり、周波数追従応答時間は従来技術による応
答時間（例えば１５０ms）より著しく短縮（例えば５〜
６ms）される。
ンタ８と９は交互にダウンカウントとダウンカウントの
結果を出力するので、図３に示すように、３相交流電源
の周波数の整数倍の周波数信号ｆCS（例えば３００±１
８）Hzの周期ＴCSに１周期遅れでインバータ駆動用の周
波数ｆ1NV の周期Ｔ1NV を追従させるフィードフォワー
ド制御となり、周波数追従応答時間は従来技術による応
答時間（例えば１５０ms）より著しく短縮（例えば５〜
６ms）される。
【００１３】
【発明の効果】上述したように、この発明による周波数
追従方法は、インバータが連系運転する３相交流電源か
ら変換した周波数の整数倍（例えば６倍）の周波数の方
形波信号の１周期におけるインバータ駆動用の周波数信
号によるクロック数と、前記３相交流電源の周波数の整
数倍（例えば６倍）の周波数の１周期における前記イン
バータ駆動用の周波数によるクロック数とを比較し、そ
の差を検出したうえでインバータ駆動用の周波数信号に
フィードフォワードするものである。従って、周波数急
変時の過度応答が速くなるばかりでなく、周波数可変幅
が広くなると共にインバータの電力制御がより安定化す
る効果が実現できる。
追従方法は、インバータが連系運転する３相交流電源か
ら変換した周波数の整数倍（例えば６倍）の周波数の方
形波信号の１周期におけるインバータ駆動用の周波数信
号によるクロック数と、前記３相交流電源の周波数の整
数倍（例えば６倍）の周波数の１周期における前記イン
バータ駆動用の周波数によるクロック数とを比較し、そ
の差を検出したうえでインバータ駆動用の周波数信号に
フィードフォワードするものである。従って、周波数急
変時の過度応答が速くなるばかりでなく、周波数可変幅
が広くなると共にインバータの電力制御がより安定化す
る効果が実現できる。
【図１】この発明によるディジタル周波数値追従方法の
実施例を示すブロック回路図。
実施例を示すブロック回路図。
【図２】この発明による周波数追従方法における信号波
形のタイミングチャート。
形のタイミングチャート。
【図３】周波数応答時間を示すタイミングチャート。
【図４】従来技術による位相差検出回路のブロック回路
図。
図。
【図５】従来技術による位相差検出回路における信号波
形のタイミングチャート。
形のタイミングチャート。
１ ゼロクロス方形波生成回路 ２ インバータの周波数発振回路 ３，４ シフトレジスタ ５，６ フリップ・フロップ ７，１１，１２，１３ 論理回路 ８，９ アップ・ダウンカウンタ １０ 加減算クロック生成部
Claims (1)
- 【請求項１】 ３相交流電源に周波数を追従させてイン
バータを連系運転させるインバータ制御システムにおけ
る周波数追従方法において、 前記３相交流電源から検出した電圧信号をゼロクロス交
換したうえで標準周波数の整数倍の周波数の方形波信号
を生成しておき、 前記３相交流電源の標準周波数の整数倍の周波数信号の
１周期におけるインバータ駆動周波数信号によりカウン
トされるクロック数と、 前記３相交流電源から検出した標準周波数の整数倍の周
波数信号の１周期における前記インバータ駆動周波数信
号によりカウントされるクロック数とを比較し、 前記２つのクロック数の差（絶対値）とその極性（クロ
ック数を基準として、クロックより大きいときを
“Ｈ”、小さいときを“Ｌ”）を検出し、この検出信号
に基づく加算クロック数または減算クロック数を前記イ
ンバータ駆動周波数信号にフィードフォワードすること
を特徴とする周波数追従方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061047A JPH05236656A (ja) | 1992-02-18 | 1992-02-18 | 周波数追従方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061047A JPH05236656A (ja) | 1992-02-18 | 1992-02-18 | 周波数追従方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05236656A true JPH05236656A (ja) | 1993-09-10 |
Family
ID=13159930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061047A Pending JPH05236656A (ja) | 1992-02-18 | 1992-02-18 | 周波数追従方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05236656A (ja) |
-
1992
- 1992-02-18 JP JP4061047A patent/JPH05236656A/ja active Pending
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