JPH05243517A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05243517A JPH05243517A JP4037414A JP3741492A JPH05243517A JP H05243517 A JPH05243517 A JP H05243517A JP 4037414 A JP4037414 A JP 4037414A JP 3741492 A JP3741492 A JP 3741492A JP H05243517 A JPH05243517 A JP H05243517A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- opening width
- polycrystalline silicon
- silicon film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 10
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】スタック型キャパシタを有する半導体装置にお
いてｎ+ 型拡散層とアルミニウム配線とのコンタクトホ
ールを、容量部のコンタクトホールを形成するときに同
時に開口し、容量電極用の多結晶シリコン膜で、ｎ+ 型
拡散層とアルミニウム配線とのコンタクトホールを埋め
込み、アルミニウム配線のステップカバレッヂを良好な
ものとする。 【構成】ｎ+ 型拡散層３ａ，３ｂ上に第１のコンタクト
ホール５を開口幅０．７μｍで、第２のコンタクトホー
ル６を開口幅１．８μｍで形成し、厚さ４００ｎｍの多
結晶シリコン膜を全面に形成しパターニングすることに
より、第１のコンタクトホール５をプラグ状導電体７で
埋め込み、第２のコンタクトホール６内にスタック型キ
ャパシタの第１の容量電極を形成する。
いてｎ+ 型拡散層とアルミニウム配線とのコンタクトホ
ールを、容量部のコンタクトホールを形成するときに同
時に開口し、容量電極用の多結晶シリコン膜で、ｎ+ 型
拡散層とアルミニウム配線とのコンタクトホールを埋め
込み、アルミニウム配線のステップカバレッヂを良好な
ものとする。 【構成】ｎ+ 型拡散層３ａ，３ｂ上に第１のコンタクト
ホール５を開口幅０．７μｍで、第２のコンタクトホー
ル６を開口幅１．８μｍで形成し、厚さ４００ｎｍの多
結晶シリコン膜を全面に形成しパターニングすることに
より、第１のコンタクトホール５をプラグ状導電体７で
埋め込み、第２のコンタクトホール６内にスタック型キ
ャパシタの第１の容量電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スタック型キャパシタを有する半導体装置に関する。
スタック型キャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路装置は年々高集積化が進
んでいる。それに伴い、コンタクトホールのアスペクト
比はきびしくなり、配線のステップカバレッヂは悪化し
ている。また、より小さな面積でより大きな容量値を得
るために平面的なキャパシタ構造から３次元構造への変
わり、その中でスタック型キャパシタと呼ばれるものが
ある。
んでいる。それに伴い、コンタクトホールのアスペクト
比はきびしくなり、配線のステップカバレッヂは悪化し
ている。また、より小さな面積でより大きな容量値を得
るために平面的なキャパシタ構造から３次元構造への変
わり、その中でスタック型キャパシタと呼ばれるものが
ある。
【０００３】従来のスタック型キャパシタを有する半導
体装置は図３に示す構造を有するｐ型シリコン基板１に
フィールド酸化シリコン膜２からなる素子分離領域で区
画された素子形成領域にｎ+ 型拡散層３ａ，３ｂが形成
されており、これらの全面は第１の層間絶縁膜４で覆わ
れている。また、ｎ+ 型拡散層３ｂ上にはコンタクトホ
ール６が設けられ、このコンタクトホール６は第１の容
量電極８を構成する多結晶シリコン膜で覆われ、更に容
量絶縁膜９を介して第２の容量電極１０を構成する多結
晶シリコン膜１０が形成されてスタック型キャパシタと
なっている。更に全面が第２の層間絶縁膜１１で覆わ
れ、ｎ+ 拡散層３ａ上に設けたコンタクトホール１２を
通してアルミニウム配線１３が接続された構造が従来の
半導体装置であった。
体装置は図３に示す構造を有するｐ型シリコン基板１に
フィールド酸化シリコン膜２からなる素子分離領域で区
画された素子形成領域にｎ+ 型拡散層３ａ，３ｂが形成
されており、これらの全面は第１の層間絶縁膜４で覆わ
れている。また、ｎ+ 型拡散層３ｂ上にはコンタクトホ
ール６が設けられ、このコンタクトホール６は第１の容
量電極８を構成する多結晶シリコン膜で覆われ、更に容
量絶縁膜９を介して第２の容量電極１０を構成する多結
晶シリコン膜１０が形成されてスタック型キャパシタと
なっている。更に全面が第２の層間絶縁膜１１で覆わ
れ、ｎ+ 拡散層３ａ上に設けたコンタクトホール１２を
通してアルミニウム配線１３が接続された構造が従来の
半導体装置であった。
【０００４】このように、従来の半導体装置はアルミニ
ウム配線１３とｎ+ 拡散層３ａとを接続するためのコン
タクトホール１２が第１の層間絶縁膜４および第２の層
間絶縁膜を貫通する構造を有しているので、アスペクト
比が厳しくなっている。
ウム配線１３とｎ+ 拡散層３ａとを接続するためのコン
タクトホール１２が第１の層間絶縁膜４および第２の層
間絶縁膜を貫通する構造を有しているので、アスペクト
比が厳しくなっている。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置は、コンタクトホールのアスペクト比が厳しくなる
につれてアルミニウム配線のステップカバレッジが悪く
なりエレクトロマイグレーションやストレスマイグレー
ション等の信頼性が低く、場合によっては断線を発生さ
せ製造歩留を下げる主要原因となる問題点があった。
装置は、コンタクトホールのアスペクト比が厳しくなる
につれてアルミニウム配線のステップカバレッジが悪く
なりエレクトロマイグレーションやストレスマイグレー
ション等の信頼性が低く、場合によっては断線を発生さ
せ製造歩留を下げる主要原因となる問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板を被覆する絶縁膜と、前記絶縁膜を
貫通して前記半導体基板の表面に達する開口幅の小さい
第１のコンタクトホールおよび開口幅の大きい第２のコ
ンタクトホールと、厚さが前記第１のコンタクトホール
の開口幅の少なくとも２分の１でかつ前記第２のコンタ
クトホールの開口幅の高々２分の１の多結晶シリコン膜
からなり前記第１のコンタクトホールを埋込むプラグ状
導電体と、前記多結晶シリコン膜と同一の厚さを有し前
記第２のコンタクトホールとその近傍に形成された多結
晶シリコン膜を一方の電極として有するキャパシタとを
有するというものである。
一導電型半導体基板を被覆する絶縁膜と、前記絶縁膜を
貫通して前記半導体基板の表面に達する開口幅の小さい
第１のコンタクトホールおよび開口幅の大きい第２のコ
ンタクトホールと、厚さが前記第１のコンタクトホール
の開口幅の少なくとも２分の１でかつ前記第２のコンタ
クトホールの開口幅の高々２分の１の多結晶シリコン膜
からなり前記第１のコンタクトホールを埋込むプラグ状
導電体と、前記多結晶シリコン膜と同一の厚さを有し前
記第２のコンタクトホールとその近傍に形成された多結
晶シリコン膜を一方の電極として有するキャパシタとを
有するというものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す半導体チッ
プの断面である。
プの断面である。
【０００９】ｐ型シリコン基板１上にフィールド酸化シ
リコン膜２とｎ+ 型拡散層３ａ，３ｂが形成され、全面
を第１の層間絶縁膜４が覆っている。ｎ+ 型拡散層３
ａ，および３ｂ上にはそれぞれ開口幅０．７μｍの第１
のコンタクトホール５および開口幅１．８μｍの第２の
コンタクトホール６が開口されており、厚さ４００ｎｍ
の多結晶シリコン膜を全面に形成し、パターニングする
ことにより、第１のコンタクトホール７を埋込むプラグ
状導電体７及びスタック型キャパシタの第１の容量電極
８が形成されている。こうして形成された断面凹形の第
１の容量電極８を覆って厚さ１０〜１５ｎｍの容量絶縁
膜９たとえば酸化シリコン膜を介して厚さ２００ｎｍの
多結晶シリコン膜からなるスタック型キャパシタの第２
の容量電極１０が形成されている。さらに第２の層間絶
縁膜１１が全面を覆い、プラグ状導電体上に第３のコン
タクトホール１２を通して、アルミニウム配線１３が接
続した半導体装置となっている。
リコン膜２とｎ+ 型拡散層３ａ，３ｂが形成され、全面
を第１の層間絶縁膜４が覆っている。ｎ+ 型拡散層３
ａ，および３ｂ上にはそれぞれ開口幅０．７μｍの第１
のコンタクトホール５および開口幅１．８μｍの第２の
コンタクトホール６が開口されており、厚さ４００ｎｍ
の多結晶シリコン膜を全面に形成し、パターニングする
ことにより、第１のコンタクトホール７を埋込むプラグ
状導電体７及びスタック型キャパシタの第１の容量電極
８が形成されている。こうして形成された断面凹形の第
１の容量電極８を覆って厚さ１０〜１５ｎｍの容量絶縁
膜９たとえば酸化シリコン膜を介して厚さ２００ｎｍの
多結晶シリコン膜からなるスタック型キャパシタの第２
の容量電極１０が形成されている。さらに第２の層間絶
縁膜１１が全面を覆い、プラグ状導電体上に第３のコン
タクトホール１２を通して、アルミニウム配線１３が接
続した半導体装置となっている。
【００１０】図２は本発明の一実施例の具体的応用例で
あるＤＲＡＭメモリセルを示す断面図である。
あるＤＲＡＭメモリセルを示す断面図である。
【００１１】先ず、ｐ型シリコン基板１にチャネルスト
ッパ（ｐ+ 型拡散層１４）及びフィールド酸化シリコン
膜２が設けられておりトランジスタ領域にゲート酸化シ
リコン膜１５を介してワード線となるゲート電極１６が
置かれている。更にこのトランジスタのソース・ドレイ
ン領域としてｎ+ 型拡散層３ａ，３ｂが設けられ、全面
に第１の層間絶縁膜４が形成されている。以下第一のコ
ンタクトホール５が開口幅０．７μｍで、第２のコンタ
クトホール６が開口幅１．８μｍで開口しており、厚さ
４００ｎｍの多結晶シリコン膜を全面に形成し、パター
ニングすることにより第１のコンタクトホールを埋込む
プラグ状導電体７及び第１の容量電極８が形成されてい
る。また、第１の容量電極８は厚さ１０〜１５ｎｍの容
量絶縁膜９たとえば酸化シリコン膜を介して厚さ２００
ｎｍの多結晶シリコン膜からなる第２の容量電極１０で
覆われている。
ッパ（ｐ+ 型拡散層１４）及びフィールド酸化シリコン
膜２が設けられておりトランジスタ領域にゲート酸化シ
リコン膜１５を介してワード線となるゲート電極１６が
置かれている。更にこのトランジスタのソース・ドレイ
ン領域としてｎ+ 型拡散層３ａ，３ｂが設けられ、全面
に第１の層間絶縁膜４が形成されている。以下第一のコ
ンタクトホール５が開口幅０．７μｍで、第２のコンタ
クトホール６が開口幅１．８μｍで開口しており、厚さ
４００ｎｍの多結晶シリコン膜を全面に形成し、パター
ニングすることにより第１のコンタクトホールを埋込む
プラグ状導電体７及び第１の容量電極８が形成されてい
る。また、第１の容量電極８は厚さ１０〜１５ｎｍの容
量絶縁膜９たとえば酸化シリコン膜を介して厚さ２００
ｎｍの多結晶シリコン膜からなる第２の容量電極１０で
覆われている。
【００１２】更に第２の層間絶縁膜１１が全面に形成さ
れており、プラグ状導電体７上に第３のコンタクトホー
ル１２を通してビット線となるアルミニウム配線１３が
接続されている。
れており、プラグ状導電体７上に第３のコンタクトホー
ル１２を通してビット線となるアルミニウム配線１３が
接続されている。
【００１３】このようにして１トランジスタ型ダイナミ
ックランダムアクセスメモリを実現することができる。
また通常ＣＶＤ方式で形成する多結晶シリコン膜は段部
のカバレッジがほとんど１００％のため多結晶シリコン
膜の膜厚の２倍よりも小さい値に第１のコンタクトホー
ルの開口幅を形成すれば、第１のコンタクトホールは多
結晶シリコン膜で埋め込まれた構造となる。アルミニウ
ム配線１３は、プラグ状導電体７を介してｎ+ 型拡散層
３ａと接続されるので、アスペクト比の小さいコンタク
トホール部を覆へばよいのでステップカバレッジ良く形
成され配線の信頼性が改善される。また多結晶シリコン
膜の膜厚の２倍よりも大きい値に第２のコンタクトホー
ルの開口幅を形成すれば、第２のコンタクトホール内の
多結晶シリコン膜は断面凹形となり側壁を容量部として
利用することができる。
ックランダムアクセスメモリを実現することができる。
また通常ＣＶＤ方式で形成する多結晶シリコン膜は段部
のカバレッジがほとんど１００％のため多結晶シリコン
膜の膜厚の２倍よりも小さい値に第１のコンタクトホー
ルの開口幅を形成すれば、第１のコンタクトホールは多
結晶シリコン膜で埋め込まれた構造となる。アルミニウ
ム配線１３は、プラグ状導電体７を介してｎ+ 型拡散層
３ａと接続されるので、アスペクト比の小さいコンタク
トホール部を覆へばよいのでステップカバレッジ良く形
成され配線の信頼性が改善される。また多結晶シリコン
膜の膜厚の２倍よりも大きい値に第２のコンタクトホー
ルの開口幅を形成すれば、第２のコンタクトホール内の
多結晶シリコン膜は断面凹形となり側壁を容量部として
利用することができる。
【００１４】
【発明の効果】以上説明したように本発明は、開口幅の
小さい第１のコンタクトホールおよび開口幅の大きい第
２のコンタクトホールにそれぞれプラグ状導電体および
断面凹状のキャパシタの一方の電極を有しているので、
上層の層間絶縁膜に被着される電極配線と半導体基板の
表面領域とのコンタクトをプラグ状導電体を介してとる
ことができる。従って、前述の電極配線のステップカバ
レッジが良好となる。従って、スタック型キャパシタの
有する半導体装置の配線の信頼性および歩留りの改善が
可能となる効果を有する。
小さい第１のコンタクトホールおよび開口幅の大きい第
２のコンタクトホールにそれぞれプラグ状導電体および
断面凹状のキャパシタの一方の電極を有しているので、
上層の層間絶縁膜に被着される電極配線と半導体基板の
表面領域とのコンタクトをプラグ状導電体を介してとる
ことができる。従って、前述の電極配線のステップカバ
レッジが良好となる。従って、スタック型キャパシタの
有する半導体装置の配線の信頼性および歩留りの改善が
可能となる効果を有する。
【図１】本発明の一実施例を示す半導体チップの断面図
である。
である。
【図２】一実施例を応用例を示す半導体チップの断面図
である。
である。
【図３】従来例を示す半導体チップの断面図である。
１ ｐ型シリコン基板 ２ フィールド酸化シリコン膜 ３ａ，３ｂ ｎ+ 型拡散層 ４ 第１の層間絶縁膜 ５ 第１のコンタクトホール ６ 第２のコンタクトホール ７ プラグ状導電体 ８ 第１の容量電極 ９ 容量絶縁膜 １０ 第２の容量電極 １１ 第１の層間絶縁膜 １２ 第３のコンタクトホール １３ アルミニウム配線 １４ ｐ+ 型拡散層 １５ ゲート酸化シリコン膜 １６ ゲート電極
Claims (2)
- 【請求項１】 一導電型半導体基板を被覆する絶縁膜
と、前記絶縁膜を貫通して前記半導体基板の表面に達す
る開口幅の小さい第１のコンタクトホールおよび開口幅
の大きい第２のコンタクトホールと、厚さが前記第１の
コンタクトホールの開口幅の少なくとも２分の１でかつ
前記第２のコンタクトホールの開口幅の高々２分の１の
多結晶シリコン膜からなり前記第１のコンタクトホール
を埋込むプラグ状導電体と、前記多結晶シリコン膜と同
一の厚さを有し前記第２のコンタクトホールとその近傍
に形成された多結晶シリコン膜を一方の電極として有す
るキャパシタとを有することを特徴とする半導体装置。 - 【請求項２】 第１の多結晶シリコン膜および第２の多
結晶シリコン膜にそれぞれ接続された一対のソース・ド
レイン領域を有するＭＯＳトランジスタと、前記プラグ
状導電体に接続されたビット線とを有するメモリセルを
含む請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037414A JPH05243517A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4037414A JPH05243517A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243517A true JPH05243517A (ja) | 1993-09-21 |
Family
ID=12496866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4037414A Pending JPH05243517A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243517A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936272A (en) * | 1995-06-23 | 1999-08-10 | Samsung Electronics Co., Ltd. | DRAM transistor cells with a self-aligned storage electrode contact |
| EP1020905A1 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making |
| KR100386625B1 (ko) * | 2001-06-28 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6653230B2 (en) | 1999-02-10 | 2003-11-25 | Nec Corporation | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof |
| US6992347B2 (en) | 1995-01-31 | 2006-01-31 | Fujitsu Limited | Semiconductor storage device |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
| US8212300B2 (en) | 2007-02-21 | 2012-07-03 | Fujitsu Semiconductor Limited | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JPH0322475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH03272169A (ja) * | 1990-03-20 | 1991-12-03 | Sony Corp | 半導体記憶装置 |
-
1992
- 1992-02-25 JP JP4037414A patent/JPH05243517A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
| JPH0322475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH03272169A (ja) * | 1990-03-20 | 1991-12-03 | Sony Corp | 半導体記憶装置 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992347B2 (en) | 1995-01-31 | 2006-01-31 | Fujitsu Limited | Semiconductor storage device |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
| US8404554B2 (en) | 1995-01-31 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US7795147B2 (en) | 1995-01-31 | 2010-09-14 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for fabricating the same |
| US6074918A (en) * | 1995-06-23 | 2000-06-13 | Samsung Electronics Co., Ltd. | Methods of fabrication DRAM transistor cells with a self-aligned storage electrode contact |
| US5936272A (en) * | 1995-06-23 | 1999-08-10 | Samsung Electronics Co., Ltd. | DRAM transistor cells with a self-aligned storage electrode contact |
| US6346454B1 (en) | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| EP1020905A1 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making |
| US6653230B2 (en) | 1999-02-10 | 2003-11-25 | Nec Corporation | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof |
| KR100386625B1 (ko) * | 2001-06-28 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8212300B2 (en) | 2007-02-21 | 2012-07-03 | Fujitsu Semiconductor Limited | Semiconductor device |
| US8796043B2 (en) | 2007-02-21 | 2014-08-05 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US9305996B2 (en) | 2007-02-21 | 2016-04-05 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5977583A (en) | Semiconductor memory device including memory cells having a capacitor on bit line structure | |
| US6297090B1 (en) | Method for fabricating a high-density semiconductor memory device | |
| US5028990A (en) | Semiconductor memory device having improved dynamic memory cell structure | |
| KR0132577B1 (ko) | 집적회로트랜치셀 | |
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6191442B1 (en) | DRAM memory with TFT superposed on a trench capacitor | |
| JPH0260163A (ja) | 半導体メモリの製造方法 | |
| JPH04342164A (ja) | 半導体集積回路装置の形成方法 | |
| US5606189A (en) | Dynamic RAM trench capacitor device with contact strap | |
| JPH05243517A (ja) | 半導体装置 | |
| JPS61176148A (ja) | 半導体記憶装置 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| JP3147144B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04306875A (ja) | 半導体記憶装置の構造 | |
| JP3382005B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH04307968A (ja) | 半導体メモリー | |
| JPH0661445A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10150161A (ja) | 半導体装置のキャパシタ及びその製造方法 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPH0480540B2 (ja) | ||
| JP3000738B2 (ja) | 半導体メモリセルおよびその製造方法 | |
| CN121843115A (zh) | 半导体结构以及半导体结构的制作方法 | |
| KR100855284B1 (ko) | 에스램의 국부 배선 형성방법 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JP2835414B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |