JPH05259462A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH05259462A JPH05259462A JP5297992A JP5297992A JPH05259462A JP H05259462 A JPH05259462 A JP H05259462A JP 5297992 A JP5297992 A JP 5297992A JP 5297992 A JP5297992 A JP 5297992A JP H05259462 A JPH05259462 A JP H05259462A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- layer
- gate electrode
- inductive load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】ターンオフ時のｄＶ／ｄｔによりゲート電極を
含むコンデンサ構造を流れる変位電流を抑制してターン
オフＳＯＡを大きくする。 【構成】ゲート電極とゲート電源の間に放電用ゲート抵
抗に直列接続された抵抗性負荷を挿入することにより変
位電流を抑制し、再ターンオンを防止してＳＯＡを大き
くする。
含むコンデンサ構造を流れる変位電流を抑制してターン
オフＳＯＡを大きくする。 【構成】ゲート電極とゲート電源の間に放電用ゲート抵
抗に直列接続された抵抗性負荷を挿入することにより変
位電流を抑制し、再ターンオンを防止してＳＯＡを大き
くする。
Description
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型バイポーラトランジス
タ (以下ＩＧＢＴと記す) に関する。
子として用いられる絶縁ゲート型バイポーラトランジス
タ (以下ＩＧＢＴと記す) に関する。
【０００２】
【従来の技術】近年、電力用スイッチング素子としてＩ
ＧＢＴが一般に使われ始めているが、これは縦型ＭＯＳ
ＦＥＴのドレイン領域のドレイン電極側に逆導電型の層
を付け加えた構成を有している。すなわち、図２に一つ
の単位セルについて示すように、ｐ+ 基板１の上に低抵
抗のｎ+ 層２を介して高抵抗のｎ- 層３が形成され、そ
のｎ- 層３の表面層にｐ+ 層４、さらにそのｐ+ 層４の
表面層にｎ+ 層５がそれぞれ選択的に形成されている。
そして、ｐ+ 層４のうちのｎ- 層３とｎ+ 層５にはさま
れた表面部をチャネル領域としてその上にゲート絶縁膜
６を介してゲート端子Ｇに接続されたゲート電極７が設
けられている。また、ｐ+ 層４とｎ+ 層５の表面にはゲ
ート電極７と絶縁膜８によって絶縁されソース端子Ｓに
接続されたソース電極９が、ｐ+ 基板１の表面にはドレ
イン端子Ｄに接続されたドレイン電極10がそれぞれ接触
している。
ＧＢＴが一般に使われ始めているが、これは縦型ＭＯＳ
ＦＥＴのドレイン領域のドレイン電極側に逆導電型の層
を付け加えた構成を有している。すなわち、図２に一つ
の単位セルについて示すように、ｐ+ 基板１の上に低抵
抗のｎ+ 層２を介して高抵抗のｎ- 層３が形成され、そ
のｎ- 層３の表面層にｐ+ 層４、さらにそのｐ+ 層４の
表面層にｎ+ 層５がそれぞれ選択的に形成されている。
そして、ｐ+ 層４のうちのｎ- 層３とｎ+ 層５にはさま
れた表面部をチャネル領域としてその上にゲート絶縁膜
６を介してゲート端子Ｇに接続されたゲート電極７が設
けられている。また、ｐ+ 層４とｎ+ 層５の表面にはゲ
ート電極７と絶縁膜８によって絶縁されソース端子Ｓに
接続されたソース電極９が、ｐ+ 基板１の表面にはドレ
イン端子Ｄに接続されたドレイン電極10がそれぞれ接触
している。
【０００３】このＩＧＢＴは、ソース端子Ｓを接地し、
ゲート端子Ｇとドレイン端子Ｄに正の電圧を与えると、
ｎ+ 層２およびｎ- 層３、ｐ+ 層４、ｎ+ 層５ならびに
ゲート電極７およびソース電極９から構成される内蔵Ｍ
ＯＳＦＥＴがオンし、前記チャネル領域を介してｎ- 層
３に電子が流れ込む。ｐ+ 基板１からｎ- 層３には、ｎ
+ 層２を介してその電子流入に対応した正孔の注入がお
こり、ｎ- 層３では伝導度変調が生ずることにより、こ
の領域の抵抗が低くなり、低いオン抵抗が導通する。
ゲート端子Ｇとドレイン端子Ｄに正の電圧を与えると、
ｎ+ 層２およびｎ- 層３、ｐ+ 層４、ｎ+ 層５ならびに
ゲート電極７およびソース電極９から構成される内蔵Ｍ
ＯＳＦＥＴがオンし、前記チャネル領域を介してｎ- 層
３に電子が流れ込む。ｐ+ 基板１からｎ- 層３には、ｎ
+ 層２を介してその電子流入に対応した正孔の注入がお
こり、ｎ- 層３では伝導度変調が生ずることにより、こ
の領域の抵抗が低くなり、低いオン抵抗が導通する。
【０００４】
【発明が解決しようとする課題】上記の従来のＩＧＢＴ
は、オン電圧は小さくなるが、ｎ- 層３における電子と
正孔の再結合率が低いため、スイッチング時間が長いと
いう問題がある。この問題を解決するために、電子と正
孔の再結合率を高める目的で、シリコン素体に電子線を
照射したり、金の拡散を行ってライフタイムキラーを導
入し、ライフタイムを短くする方法がある。しかし、こ
れらの方法を実行すると、逆にオン電圧が大きくなって
しまう。オン電圧を低くおさえたままスイッチング時間
を短くするには、ｎ- 層３の不純物濃度を低くして空乏
層を早く拡げる方法がある。しかしながらこのことによ
り、ターンオフ動作のある時、ドレイン電圧の単位時間
当たりの増加率ｄＶD ／ｄｔが急激に上昇し、ｎ- 層３
−ゲート絶縁膜６−ゲート電極７で形成されるコンデン
サに変位電流が流れてしまう。これによって一度オフし
たＭＯＳＦＥＴが再びオンしてしまい、高ドレイン電圧
印加時に内蔵ＭＯＳＦＥＴがオンした状態になる。この
現象によって、ＩＧＢＴのターンオフＳＯＡ (安全動作
領域) が減少してしまうという問題が生ずる。
は、オン電圧は小さくなるが、ｎ- 層３における電子と
正孔の再結合率が低いため、スイッチング時間が長いと
いう問題がある。この問題を解決するために、電子と正
孔の再結合率を高める目的で、シリコン素体に電子線を
照射したり、金の拡散を行ってライフタイムキラーを導
入し、ライフタイムを短くする方法がある。しかし、こ
れらの方法を実行すると、逆にオン電圧が大きくなって
しまう。オン電圧を低くおさえたままスイッチング時間
を短くするには、ｎ- 層３の不純物濃度を低くして空乏
層を早く拡げる方法がある。しかしながらこのことによ
り、ターンオフ動作のある時、ドレイン電圧の単位時間
当たりの増加率ｄＶD ／ｄｔが急激に上昇し、ｎ- 層３
−ゲート絶縁膜６−ゲート電極７で形成されるコンデン
サに変位電流が流れてしまう。これによって一度オフし
たＭＯＳＦＥＴが再びオンしてしまい、高ドレイン電圧
印加時に内蔵ＭＯＳＦＥＴがオンした状態になる。この
現象によって、ＩＧＢＴのターンオフＳＯＡ (安全動作
領域) が減少してしまうという問題が生ずる。
【０００５】本発明の目的は、上記の問題点に鑑み、オ
ン電圧・スイッチング時間特性を低下させることなく、
ターンオフＳＯＡが拡大したＩＧＢＴを提供することに
ある。
ン電圧・スイッチング時間特性を低下させることなく、
ターンオフＳＯＡが拡大したＩＧＢＴを提供することに
ある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型を有する第一領域と、その
第一領域上の第二導電型を有する第二領域と、その第二
領域上の第二導電型を有する低不純物濃度の第三領域
と、その第三領域表面層に選択的に形成された第一導電
型を有する第四領域と、その第四領域表面層に選択的に
形成された第二導電型を有する高不純物濃度の第五領域
と、前記第四領域表面部の第三領域および第五領域によ
ってはさまれた部分をチャネル領域としてその上にゲー
ト絶縁膜を介して設けられたゲート電極と、前記第四領
域表面および第五領域表面に共通に接触するソース電極
と、前記第一領域に接触するドレイン電極とから構成さ
れたＩＧＢＴにおいて、ゲート電極とゲート電源の間に
抵抗と誘導性負荷とが直列接続して挿入されたものとす
る。そして、同一構造を有する複数の単位セルからな
り、各セルのゲート電極は連結して一体に形成され、そ
のゲート電極の１個所が抵抗および誘導性負荷を介して
ゲート電極に接続されたことが有効である。第一ないし
第五領域を有する半導体素体にライフタイムキラーが導
入されたこと、また、誘導性負荷のインダクタンスが0.
８μＨ以上であることが有効である。
めに、本発明は、第一導電型を有する第一領域と、その
第一領域上の第二導電型を有する第二領域と、その第二
領域上の第二導電型を有する低不純物濃度の第三領域
と、その第三領域表面層に選択的に形成された第一導電
型を有する第四領域と、その第四領域表面層に選択的に
形成された第二導電型を有する高不純物濃度の第五領域
と、前記第四領域表面部の第三領域および第五領域によ
ってはさまれた部分をチャネル領域としてその上にゲー
ト絶縁膜を介して設けられたゲート電極と、前記第四領
域表面および第五領域表面に共通に接触するソース電極
と、前記第一領域に接触するドレイン電極とから構成さ
れたＩＧＢＴにおいて、ゲート電極とゲート電源の間に
抵抗と誘導性負荷とが直列接続して挿入されたものとす
る。そして、同一構造を有する複数の単位セルからな
り、各セルのゲート電極は連結して一体に形成され、そ
のゲート電極の１個所が抵抗および誘導性負荷を介して
ゲート電極に接続されたことが有効である。第一ないし
第五領域を有する半導体素体にライフタイムキラーが導
入されたこと、また、誘導性負荷のインダクタンスが0.
８μＨ以上であることが有効である。
【０００７】
【作用】ＩＧＢＴターンオフ時に発生する高いｄＶD ／
ｄｔによってゲート電極とゲート電源を結ぶ回路に流れ
る変位電流が、その回路に挿入された誘導性負荷によっ
て抑制されるので、内蔵ＭＯＳＦＥＴが再オンすること
が防止できる。従ってＳＯＡが大きくなる。
ｄｔによってゲート電極とゲート電源を結ぶ回路に流れ
る変位電流が、その回路に挿入された誘導性負荷によっ
て抑制されるので、内蔵ＭＯＳＦＥＴが再オンすること
が防止できる。従ってＳＯＡが大きくなる。
【０００８】
【実施例】図１は本発明の一実施例のＩＧＢＴの単一セ
ルを示し、図２と共通の部分には同一の符号が付されて
いる。このような単一セルを複数個有するＩＧＢＴは、
従来と同様次の方法で製造された。まず、ｐ+ 基板１
(第一領域) の表面にエピタキシャル成長法でｎ+ 層２
(第二領域) 、ｎ- 層３ (第三領域) を積層した。次に
ゲート酸化膜６を形成した後にゲート電極７を形成し、
そのゲート電極パターニングと同一マスクを用いてｐ+
チャネル形成層４ (第四領域) のためイオン注入を行っ
た。そして熱拡散によりｐ+ 層４を形成した後、ゲート
電極７をマスクとしてｎ+ 層５ (第五領域) をイオン注
入法と熱拡散法により形成した。つづいて、絶縁膜８を
形成し、その後絶縁膜８の表面にソース電極９を形成し
た。最後に裏面側にドレイン電極10を形成した。さら
に、再結合率を高める目的でシリコン基体に電子線照射
を行ってライフタイムキラーとなる格子欠陥を形成し、
そのあと330 ℃、２時間の熱処理を施した。シリコン基
体の表面上の各セルのゲート電極７は連結された多結晶
シリコン層で形成されており、その１個所とゲート端子
Ｇとの間に誘導性負荷 (ＬG )11 および放電用ゲート抵
抗 (ＲG )12 を直列に挿入した。ＬG は１μＨ、ＲG は
25Ωである。このＩＧＢＴのｎ+ 層２は抵抗率0.05Ωc
m、厚さ10μｍ、ｎ- 層３は抵抗率120 Ωcm、厚さ65μ
ｍで、素子定格は耐圧600 Ｖ、電流容量100 Ａである。
ルを示し、図２と共通の部分には同一の符号が付されて
いる。このような単一セルを複数個有するＩＧＢＴは、
従来と同様次の方法で製造された。まず、ｐ+ 基板１
(第一領域) の表面にエピタキシャル成長法でｎ+ 層２
(第二領域) 、ｎ- 層３ (第三領域) を積層した。次に
ゲート酸化膜６を形成した後にゲート電極７を形成し、
そのゲート電極パターニングと同一マスクを用いてｐ+
チャネル形成層４ (第四領域) のためイオン注入を行っ
た。そして熱拡散によりｐ+ 層４を形成した後、ゲート
電極７をマスクとしてｎ+ 層５ (第五領域) をイオン注
入法と熱拡散法により形成した。つづいて、絶縁膜８を
形成し、その後絶縁膜８の表面にソース電極９を形成し
た。最後に裏面側にドレイン電極10を形成した。さら
に、再結合率を高める目的でシリコン基体に電子線照射
を行ってライフタイムキラーとなる格子欠陥を形成し、
そのあと330 ℃、２時間の熱処理を施した。シリコン基
体の表面上の各セルのゲート電極７は連結された多結晶
シリコン層で形成されており、その１個所とゲート端子
Ｇとの間に誘導性負荷 (ＬG )11 および放電用ゲート抵
抗 (ＲG )12 を直列に挿入した。ＬG は１μＨ、ＲG は
25Ωである。このＩＧＢＴのｎ+ 層２は抵抗率0.05Ωc
m、厚さ10μｍ、ｎ- 層３は抵抗率120 Ωcm、厚さ65μ
ｍで、素子定格は耐圧600 Ｖ、電流容量100 Ａである。
【０００９】図３にこのＩＧＢＴと、同様にして製造さ
れ、ＬG が接続されないＩＧＢＴとの室温でのそれぞれ
のターンオフＳＯＡを線31および32に示す。図４はその
ＳＯＡ測定に用いた測定回路で供試ＩＧＢＴ41には300
μＨの誘導負荷42と逆流阻止ダイオード43を介して600
Ｖの電源44が接続されている。ゲート電源はパルス電源
45である。図３から明らかなように、ゲート回路に誘導
性負荷を接続したＩＧＢＴの方がターンオフＳＯＡが大
きく、定格の６倍である600 Ａまで破壊せずオフしてい
る。
れ、ＬG が接続されないＩＧＢＴとの室温でのそれぞれ
のターンオフＳＯＡを線31および32に示す。図４はその
ＳＯＡ測定に用いた測定回路で供試ＩＧＢＴ41には300
μＨの誘導負荷42と逆流阻止ダイオード43を介して600
Ｖの電源44が接続されている。ゲート電源はパルス電源
45である。図３から明らかなように、ゲート回路に誘導
性負荷を接続したＩＧＢＴの方がターンオフＳＯＡが大
きく、定格の６倍である600 Ａまで破壊せずオフしてい
る。
【００１０】図５は同様なＳＯＡの比較を125 ℃におい
て行ったもので、上記の実施例のＩＧＢＴの場合を線5
1、ＬG が接続されない場合を線52で示す。図４から明
らかなように、ゲート回路に誘導性負荷を接続したＩＧ
ＢＴの方がＳＯＡが大きく、定格の５倍である500 Ａま
で破壊せずオフしている。
て行ったもので、上記の実施例のＩＧＢＴの場合を線5
1、ＬG が接続されない場合を線52で示す。図４から明
らかなように、ゲート回路に誘導性負荷を接続したＩＧ
ＢＴの方がＳＯＡが大きく、定格の５倍である500 Ａま
で破壊せずオフしている。
【００１１】
【発明の効果】本発明によれば、ゲート回路に誘導性負
荷を挿入することにより、ターンオフ時のｄＶD ／ｄｔ
によりＭＯＳ構造部に形成されるコンデンサに流れる変
位電流を抑制することができ、再ターンオンが防止され
るのでＳＯＡが大きくなる。
荷を挿入することにより、ターンオフ時のｄＶD ／ｄｔ
によりＭＯＳ構造部に形成されるコンデンサに流れる変
位電流を抑制することができ、再ターンオンが防止され
るのでＳＯＡが大きくなる。
【図１】本発明の一実施例のＩＧＢＴの断面図
【図２】従来のＩＧＢＴの単一セルの断面図
【図３】本発明の一実施例のＩＧＢＴと従来のＩＧＢＴ
の室温でのＳＯＡ比較図
の室温でのＳＯＡ比較図
【図４】図３のＳＯＡの測定回路図
【図５】本発明の一実施例のＩＧＢＴと従来のＩＧＢＴ
の125 ℃でのＳＯＡ比較図
の125 ℃でのＳＯＡ比較図
１ ｐ+ 第一領域 ２ ｎ+ 第二領域 ３ ｎ- 第三領域 ４ ｐ+ 第四領域 ５ ｎ+ 第五領域 ６ ゲート絶縁膜 ７ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ 誘導性負荷 １２ 放電用ゲート抵抗
Claims (4)
- 【請求項１】第一導電型を有する第一領域と、その第一
領域上の第二導電型を有する第二領域と、その第二領域
上の第二導電型を有する低不純物濃度の第三領域と、そ
の第三領域表面層に選択的に形成された第一導電型を有
する第四領域と、その第四領域表面層に選択的に形成さ
れた第二導電型を有する高不純物濃度の第五領域と、前
記第四領域表面部の第三領域および第五領域によっては
さまれた部分をチャネル領域としてその上にゲート絶縁
膜を介して設けられたゲート電極と、前記第四領域表面
および第五領域表面に共通に接触するソース電極と、前
記第一領域に接触するドレイン電極とから構成されたも
のにおいて、ゲート電極とゲート電源の間に抵抗と誘導
性負荷とが直列接続して挿入されたことを特徴とする絶
縁ゲート型バイポーラトランジスタ。 - 【請求項２】同一構造を有する複数の単位セルからな
り、各セルのゲート電極は連結して一体に形成され、そ
のゲート電極の１個所が抵抗および誘導性負荷を介して
ゲート電極に接続された請求項１記載の絶縁ゲート型バ
イポーラトランジスタ。 - 【請求項３】第一ないし第五領域を有する半導体素体に
ライフタイムキラーが導入された請求項１あるいは２記
載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項４】誘導性負荷のインダクタンスが0.８μＨ以
上である請求項１、２あるいは３記載の絶縁ゲート型バ
イポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297992A JPH05259462A (ja) | 1992-03-12 | 1992-03-12 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297992A JPH05259462A (ja) | 1992-03-12 | 1992-03-12 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259462A true JPH05259462A (ja) | 1993-10-08 |
Family
ID=12930026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297992A Pending JPH05259462A (ja) | 1992-03-12 | 1992-03-12 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040598A (en) * | 1997-03-18 | 2000-03-21 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor apparatus |
-
1992
- 1992-03-12 JP JP5297992A patent/JPH05259462A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040598A (en) * | 1997-03-18 | 2000-03-21 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor apparatus |
| USRE40705E1 (en) * | 1997-03-18 | 2009-05-05 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor apparatus |
| USRE40712E1 (en) | 1997-03-18 | 2009-05-19 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051850A (en) | Insulated gate bipolar junction transistors having built-in freewheeling diodes therein | |
| US5391898A (en) | Insulated gate bipolar transistor having high short-circuit and latch-up withstandability | |
| US6246092B1 (en) | High breakdown voltage MOS semiconductor apparatus | |
| JP3911566B2 (ja) | Ｍｏｓ型半導体装置 | |
| US4656493A (en) | Bidirectional, high-speed power MOSFET devices with deep level recombination centers in base region | |
| US5084401A (en) | Insulated gate bipolar transistor and method of manufacturing the same | |
| EP0159663A2 (en) | High-density V-groove MOS-controlled thyristors, insulated-gate transistors, and MOSFETs, and methods for fabrication | |
| JPH0465878A (ja) | 半導体装置 | |
| US5777367A (en) | Integrated structure active clamp for the protection of power devices against overvoltages | |
| JP3338185B2 (ja) | 半導体装置 | |
| JPH043981A (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| US5936267A (en) | Insulated gate thyristor | |
| US5861638A (en) | Insulated gate bipolar transistor | |
| CA1225164A (en) | Integrated field controlled thyristor structure with grounded cathode | |
| CN102034815B (zh) | 一种igbt及其制作方法 | |
| KR0114765Y1 (ko) | 모스(mos) 게이트 구동형 다이리스터 | |
| CA1279409C (en) | Composite semiconductor device | |
| JPS62150769A (ja) | 半導体装置 | |
| EP0624906B1 (en) | Integrated structure circuit for the protection of power devices against overvoltages | |
| KR100316723B1 (ko) | 낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터 | |
| JP4431761B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPH06112494A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2513640B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH0612823B2 (ja) | 二方向性の電力用高速ｍｏｓｆｅｔ素子 | |
| JPH05259462A (ja) | 絶縁ゲート型バイポーラトランジスタ |