JPH05276410A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 再現画像が全体的に暗く階調数の少い信号が
入力された場合においても、疑輪郭の発生が防止でき
る。 【構成】 入力映像信号を A/D変換器11で 256階調に変
換し、信号処理部12で Y/C分離，色復調，順次走査変換
等の処理をした後、ラッチ回路13〜17に１クロックづつ
遅延して供給する。信号処理部とラッチ回路の出力デー
タを一致検出回路18,19 で、一致検出してアンド回路2
1,22 に出力する。差分検出回路20でラッチ回路15の出
力データからラッチ回路14の出力データを減じ、＋１の
ときアンド回路21に、−１のときアンド回路22にＨレベ
ルを出力する。シフトレジスタ23又は24がオンすると固
定値データが１クロックづつD/A 変換器26のLSBにセッ
トされ、ラッチ回路17の出力データの８ビットがD/A 変
換器26の MSB〜LSB+1 にセットされて、階調変化ポイン
トの前後に 0.5階調が生成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は映像信号をデジタル処理
にておこなう、デジタルテレビジョン受像機等の映像信
号処理回路に関する。

【０００２】

【従来の技術】近年、デジタル技術の進歩に伴い、デジ
タル信号を用いた映像信号処理が行われるようになって
きた。しかし、すべての信号処理がデジタルで行われて
いるわけではないため、アナログ・デジタル変換（Ａ／
Ｄ変換）手段や、デジタル・アナログ変換（Ｄ／Ａ変
換）手段が必要となっている。そしてデジタル信号のビ
ット数が多いほど鮮明な映像や音声が再現されるが、回
路規模や価格等の制約、そして利用目的から主に８ビッ
トのデジタル処理が求められている。

【０００３】図４に従来の映像信号処理回路のブロック
図を示す。図４において、コンポジットビデオ信号、或
いはＳビデオ時には輝度信号Ｙが入力される入力端子４
０には、８ビットのＡ／Ｄ変換器４１が接続されてお
り、供給されたアナログ信号が８ビット、つまり 256階
調のデジタル信号に変換される。またＳビデオ時には色
信号Ｃが入力される入力端子４２には、８ビットのＡ／
Ｄ変換器４３が接続されており、供給されたアナログ信
号が８ビット、つまり256 階調のデジタル信号に変換さ
れる。

【０００４】Ａ／Ｄ変換器４１の出力は３次元Ｙ／Ｃ分
離回路４５とクロック発生・同期偏向処理回路４６に供
給され、コンポジットビデオ信号入力時には３次元Ｙ／
Ｃ分離回路４５にて輝度信号と色信号とが分離されて、
輝度信号がＳＲＣ（ＳampleＲate Ｃonverter）回路４
８に、色信号がＡＣＣ色復調回路４７に供給される。ま
た、Ｓビデオ入力時の輝度信号は３次元Ｙ／Ｃ分離回路
４５をスルーし、直接ＳＲＣ回路４８に供給される。ま
たＡ／Ｄ変換器４３の出力は、ＡＣＣ色復調回路４８に
供給される。ＡＣＣ色復調回路４７にて輝度信号と色信
号とから色差信号Ｒ−Ｙ，Ｂ−Ｙが抽出され、ＳＲＣ回
路４８に夫々供給される。

【０００５】前記ＳＲＣ回路４８は、家庭用ＶＴＲ等の
非標準信号系の処理用に使用され、Ｙ／Ｃ分離や色復調
をおこなうために必要なfsc に同期したバースト同期ク
ロックと、順次走査変換をおこなうために必要なfHに同
期したライン同期クロックとの異種クロック間でのデジ
タル信号の伝送を可能としている。

【０００６】クロック発生・同期偏向処理回路４６では
バースト同期クロック（４ fsc）と、ライン同期クロッ
ク（1,024 fH、2,048 fH）が生成され、バースト同期ク
ロックは３次元Ｙ／Ｃ分離回路４５、ＡＣＣ色復調回路
４７、ＳＲＣ回路４８、に供給されて、同期クロックは
ＳＲＣ回路４８と順次走査変換回路５０に供給される。
またクロック発生・同期偏向処理回路４６では水平偏向
用ドライブパルスと、垂直偏向用ドライブパルスも発生
され、水平偏向用ドライブパルスは出力端子５５に、垂
直偏向用ドライブパルスは出力端子５６に供給されて、
図示しないブラウン管を駆動する高圧電圧発生回路に夫
々出力される。

【０００７】また、ＳＲＣ回路４８に供給された輝度信
号Ｙと色差信号Ｒ−Ｙ，Ｂ−Ｙが非標準信号であるばあ
いには、クロック変換され、輝度信号Ｙが動画補間回路
４９に、色差信号Ｒ−Ｙ，Ｂ−Ｙが順次走査変換回路５
０に出力される。動画補間回路４９では輝度信号Ｙから
画像の傾きが検出され、さらにその傾きに応じた補間信
号が生成されて、順次走査変換回路５０に供給される。
順次走査変換回路５０にて１フィールド前の画面と今回
の画面が合成され、ノンインターレースの倍速変換され
た輝度信号Ｙと、色差信号Ｒ−Ｙ，Ｂ−Ｙになり、色差
信号Ｒ−Ｙ，Ｂ−Ｙは８ビットＤ／Ａ変換器５３，５４
に夫々出力される。また輝度信号Ｙは垂直輪郭補正回路
５１に供給され、輪郭補正された輝度信号ＹとしてＤ／
Ａ変換器５２に出力される。

【０００８】Ｄ／Ａ変換器５２にて 256階調のアナログ
信号に変換された輝度信号Ｙは、速度変調回路５７とア
パーチャコントロール回路５８に供給される。アパーチ
ャコントロール回路５８にて、周波数が高くなるほど劣
化する受像管のビームアパーチャー特性が補償され、黒
伸長回路５９に出力される。黒伸長回路５９と次段のガ
ンマ補正回路６０にて、画面に応じて見やすい明るさに
なるように輝度信号Ｙは黒側のゲイン調整がなされ、マ
トリックスＲＧＢ出力回路６７に供給される。

【０００９】Ｄ／Ａ変換器５３，５４にて 256階調のア
ナログ信号に変換された色差信号Ｒ−Ｙ，Ｂ−Ｙは 50
nsディレイ回路６１，６２に夫々供給され、 50 ns遅延
された後、マトリックス係数切換え・Ｇ−Ｙ信号生成回
路６３に出力される。また、マトリックス係数切換え・
Ｇ−Ｙ信号生成回路６３にはＭＵＳＥダウンコンバータ
用の入力端子６４が接続されており、ＭＵＳＥ信号が供
給された場合にはＮＴＳＣ信号とはマトリックス係数の
異なるＭＵＳＥダウンコンバータ信号用のマトリックス
係数の切換えが行われる。マトリックス係数切換え・Ｇ
−Ｙ信号生成回路６３にて色差信号Ｒ−Ｙ，Ｂ−Ｙから
色差信号Ｇ−Ｙ信号が生成され、色差信号Ｒ−Ｙ，Ｂ−
Ｙと共にマトリックスＲＧＢ出力回路６７に出力され
る。また、入力端子６５に導入されるＡＢＬ（自動輝度
制限信号）と、入力端子６６に導入されるＡＣＬ（自動
コントラスト制限信号）とがマトリックスＲＧＢ出力回
路に供給されることにより、ＡＰＬの低いときのゲイン
アップが行われる。

【００１０】マトリックスＲＧＢ出力回路６７に供給さ
れた輝度信号Ｙと３つの色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−
Ｙとが合成され、原色信号Ｒ（赤），Ｇ（緑），Ｂ
（青）が作成されて、出力端子６８，６９，７０を介し
図示しないＣＲＴドライブ回路に供給され、ＣＲＴに映
像が表示される。

【００１１】しかし、従来の回路に再現画像が全体的に
暗く階調数の少ないビデオ信号が供給された場合には、
１階調の荒さがはっきり見えてしまい、量子化レベルが
変化するところでは疑輪郭という、あたかも地図の等高
線のような輪郭が発生する欠点があった。

【００１２】

【発明が解決しようとする課題】前述したような従来の
映像信号処理回路では、再現画像が全体的に暗くなるよ
うな階調数の少ない信号が入力されると、疑輪郭が発生
する問題があった。そこで、本発明は上記の問題を解決
すべく、再現画像が全体的に暗くなるような階調数の少
い信号が入力された場合においても、疑輪郭の発生する
ことのない映像信号処理回路を提供することを目的とし
ている。

【００１３】

【課題を解決するための手段】本発明による映像信号処
理回路は、複合映像信号をアナログ信号から所定ビット
のデジタル信号に変換する第１の変換手段と、前記第１
の変換手段からの映像信号を輝度信号と色差信号とに分
離する信号処理手段と、前記信号処理手段からの輝度信
号または色差信号の少なくとも一方の信号の隣接する２
区間における階調の同一制を検出する検出手段と、前記
信号処理手段からの輝度信号または色差信号の少なくと
も一方の信号の前記隣接した２区間の信号の差をとる比
較手段と、前記検出手段からの出力と前記比較手段から
の比較結果により変化ポイントを抽出しその変化ポイン
トにパルス信号を生成させるパルス発生手段と、前記第
１の変換手段の処理ビット数より多いビット数を有しデ
ジタル信号をアナログ信号に変換する第２の変換手段
と、前記パルス発生手段からのパルス信号を前記第２の
変換手段の下位ビットに供給する手段とを具備してい
る。

【００１４】

【作用】本発明においては、Ｄ／Ａ変換器のビット数を
増やし、変化量が１階調で、かつ変化ポイントの前後で
階調が連続している場合を検出し、その変化ポイントの
データに前段処理では存在しなかったＬＳＢ側にデータ
を生成して、階調補間をおこなうことにより疑輪郭の発
生が防止できる。

【００１５】

【実施例】実施例について図面を参照して説明する。図
１は本発明に係る映像信号処理回路の一実施例を示すブ
ロック図である。図１において、アナログの映像信号が
入力される入力端子１０は８ビットのＡ／Ｄ変換器１１
に接続され、Ａ／Ｄ変換器１１の出力端は図４に示した
従来例のデジタル信号処理部４４と同一である信号処理
部１２に接続されている。信号処理部１２の出力端は第
１のラッチ回路１３に接続され、第１のラッチ回路１３
の出力端は第２のラッチ回路１４に接続されている。第
２のラッチ回路１４の出力端は第３のラッチ回路１５に
接続され、第３のラッチ回路１５の出力端は第４のラッ
チ回路１６に接続されている。第４のラッチ回路１６の
出力端は第５のラッチ回路１７に接続され、第５のラッ
チ回路１７の出力端は９ビットのＤ／Ａ変換器２６に接
続されている。また第１のラッチ回路１３〜第５のラッ
チ回路１７は８ビットのラッチ回路であり、夫々データ
が１クロックづつ遅延され供給される。

【００１６】また、信号処理部１２の出力端と、第１の
ラッチ回路１３の出力端と、第２のラッチ回路１４の出
力端とは第１の一致検出回路１８に接続され、第３のラ
ッチ回路１５の出力端と、第４のラッチ回路１６の出力
端と、第５のラッチ回路１７の出力端とは第２の一致検
出回路１９に接続される。第１の一致検出回路１８及び
第２の一致検出回路１９は３入力型の比較器であり、入
力された３つのデータの夫々のビット位置が比較され、
全て一致した場合には、一致信号としてハイレベル
（Ｈ）が出力される。

【００１７】次に、第２のラッチ回路１４の出力端と第
３のラッチ回路１５の出力端は差分検出回路２０に接続
される。第１の一致検出回路１８の出力端は３入力型の
第１のアンド回路２１と３入力型の第２のアンド回路２
２に夫々接続され、第２の一致検出回路１９の出力端は
第１のアンド回路２１と第２のアンド回路２２に接続さ
れている。差分検出回路２０の一方の出力端は第１のア
ンド回路２１に接続され、差分検出回路２０の他方の出
力端は第２のアンド回路２２に接続されている。第１の
アンド回路２１の出力端は第１のシフトレジスタ２３に
供給され、第２のアンド回路２２の出力は第２のシフト
レジスタ２４に供給される。第１の一致検出回路１８及
び第２の一致検出回路１９は３入力型の比較器であり、
入力された３つのデータの夫々のビット位置が比較さ
れ、全て一致した場合には、一致信号としてハイレベル
（Ｈ）が出力される。差分検出回路２０は８ビットの減
算器であり、第２のラッチ回路１４の出力をαとし、第
３のラッチ回路１５の出力をβとして、β−αの減算が
おこなわれ、結果が＋１である時には第１のアンド回路
２１にＨレベルが出力され、結果が−１である時には第
２のアンド回路２２にＨレベルが出力される。また演算
結果が＋１或いは、−１以外であるときにはＨレベルは
出力されない。

【００１８】また、第１のシフトレジスタ２３と第２の
シフトレジスタ２４の出力端はオア回路２５に接続さ
れ、オア回路２５の出力端は９ビットのＤ／Ａ変換器２
６に接続される。Ｄ／Ａ変換器２６は９ビットのＤ／Ａ
変換器であり、第５のラッチ回路１７の８ビット出力が
ＭＳＢ〜ＬＳＢ＋１に入力され、さらにオア回路２５か
らの補間出力１ビットがＬＳＢに入力されて、９ビット
が構成される。そして 512階調でアナログ信号に変換さ
れる。

【００１９】さらに、信号処理部１２で発生されるクロ
ック信号は、第１のラッチ回路１３と、第２のラッチ回
路１４と、第３のラッチ回路１５と、第４のラッチ回路
１６と、第５のラッチ回路１７と、第１のシフトレジス
タ２３と、第２のシフトレジスタ２４と、Ｄ／Ａ変換器
２６とのクロック端子に夫々供給される。

【００２０】図２は、図１の動作を説明するためのタイ
ミングチャートである。図２において、（ａ）はクロッ
ク信号を示し、（ｂ）は信号処理部１２の出力データを
示す。（ｃ）〜（ｇ）は第１のラッチ回路１３〜第５の
ラッチ回路１７の夫々の出力を示し、（ｈ）は第１の一
致検出回路１８の出力を示す。（ｉ）は第２の一致検出
回路１９の出力を示し、（ｊ）は第２のアンド回路２２
の出力 LOAD y を示す。（ｋ）は第１のアンド回路２１
の出力 LOAD x を示し、（ｌ）は第２のシフトレジスタ
２４の出力を示す。（ｍ）は第１のシフトレジスタ２３
の出力を示し、（ｎ）はＤ／Ａ変換器２６の出力を示
す。

【００２１】図２を参照して、図１の回路に１ドット目
がＡ階調で、２ドット目がＡ＋１階調で、３ドット目が
Ａ階調という１階調のみの連続した変化がある映像信号
が入力された場合の動作を説明する。入力端子１０に供
給されたアナログの映像信号は、８ビットのＡ／Ｄ変換
器１１にて、 256階調で１ラインが約 910（標本化周波
数はカラーサブキャリア3.58 MHz の４倍の周波数 14.3
MHz ）に量子化された１ドット単位の８ビットデータ
に変換され信号処理部１２に供給される。ここで供給さ
れたデータは従来例と同じＹ／Ｃ分離、色復調、順次走
査変換等の処理がなされ、第１のラッチ回路１３に出力
される。

【００２２】信号処理部１２の出力データと、第１のラ
ッチ回路１３の出力データと、第２のラッチ回路１４の
出力データとが第１の一致検出回路１８に各々１クロッ
クづつ遅延されながら供給され、夫々のビット位置が比
較される。その比較結果がデータ一致であるときには、
一致信号としてＨレベル信号が第１のアンド回路と第２
のアンド回路に出力される。第３のラッチ回路１５の出
力データと、第４のラッチ回路１６の出力データと、第
５のラッチ回路１７の出力データとが第２の一致検出回
路１９に各々１クロックづつ遅延されながら供給され、
夫々のビット位置が比較される。その比較結果がデータ
一致であるときには、一致信号としてＨレベル信号が第
１のアンド回路２１と第２のアンド回路２２に出力され
る。

【００２３】また、差分検出回路２０において、第２の
ラッチ回路１４から供給されるデータをαとし、第３の
ラッチ回路１５から供給されるデータをβとして、β−
αの減算処理がおこなわれる。その結果が＋１であると
きにはＨレベルが第１のアンド回路２１に出力され、そ
の結果が−１であるときにはＨレベルが第２のアンド回
路２２に出力される。

【００２４】今、第１の一致検出回路１８の出力と、第
２の一致検出回路１９の出力が夫々Ｈレベルであり、ま
た第２のラッチ回路１４の出力と第３のラッチ回路１５
の出力の階調差が１階調で図２に示す破線アのクロック
時点であるとき、差分検出回路２０にて、図２（ｅ）に
示す第３のラッチ回路１５の出力データ（Ａ階調）から
（ｄ）に示す第２のラッチ回路１４の出力データ（Ａ＋
１階調）が減算され、演算結果が−１になりＨレベル出
力が第２のアンド回路２２に供給される。第１の一致検
出回路１８と第２の一致検出回路１９との出力がＨレベ
ルであることにより、第２のアンド回路２２はオンとな
り第２のシフトレジスタ２４の LOAD yにＨレベルが出
力される。

【００２５】第２のシフトレジスタ２４の LOAD y にＨ
レベルが供給されたことにより、第２のシフトレジスタ
２４では常時 in に供給されている“０”が入力され
て、セットされていた初期値データ“00000011”が１ク
ロックづつ右シフトされ、図２（ｌ）に示すように
（ｊ）に示す LOAD y の立上がりクロックの次のクロッ
クから２クロック分Ｈレベルとなり、out よりオア回路
２５に出力される。オア回路２５では次クロックの２ク
ロック期間のみ９ビットのＤ／Ａ変換器２６にＨレベル
が出力される。Ｄ／Ａ変換器２６ではオア回路２５から
供給された出力がＬＳＢにセットされ、さらに第５のラ
ッチ回路１７の８ビット出力がＭＳＢ〜ＬＳＢ＋１にセ
ットされて、９ビット分のデータが構成される。その９
ビット、つまり512階調でアナログに変換されることに
より、図２（ｎ）に示すようにＡ階調の後半部分の２ク
ロック分に 256階調換算では 0.5階調上げられたウの期
間が生成される。

【００２６】次に、第１の一致検出回路１８の出力と第
２の一致検出回路１９の出力が夫々Ｈレベルであり、ま
た第２のラッチ回路出力１４と第３のラッチ回路出力１
５の階調差が１階調の図２に示す破線イのクロック時点
であるとき、差分検出回路２０にて、図２（ｅ）に示す
第３のラッチ回路１５の出力データ（Ａ＋１階調）から
（ｄ）に示す第２のラッチ回路１４の出力データ（Ａ階
調）が減算され、演算結果が＋１になり、Ｈレベル出力
が第１のアンド回路２１に供給される。第１の一致検出
回路１８と第２の一致検出回路１９との出力がＨレベル
であることにより、第１のアンド回路２１はオンとなり
第１のシフトレジスタ２３の LOAD x にＨレベルが出力
される。

【００２７】第１のシフトレジスタ２３の LOAD x にＨ
レベルが供給されたことにより、第１のシフトレジスタ
２３では常時 in に供給されている“０”が入力され
て、セットされていた初期値データ“00001100”が１ク
ロックづつ右シフトされ、図２（ｍ）に示すように
（ｋ）に示す LOAD x の立上がりクロックから２クロッ
ク〓（２ビット）後に２クロック分Ｈレベルとなり、ou
t よりオア回路２５に出力される。オア回路２５では２
クロック後の２クロック期間のみＨレベル出力となり、
９ビットのＤ／Ａ変換器２６に供給される。Ｄ／Ａ変換
器２６ではオア回路２５から供給された出力がＬＳＢに
セットされ、さらに第５のラッチ回路１７の８ビット出
力がＭＳＢ〜ＬＳＢ＋１にセットされて、９ビット分の
データが構成される。その９ビット、つまり 512階調で
アナログに変換されることにより、図２〓（ｎ）に示す
ようにＡ＋１階調の次階調部分の２クロック期間に 256
階調換算では 0.5階調下げられたエの期間が生成され
る。

【００２８】以上説明したように本実施例では、入力さ
れた映像信号を８ビット 256階調のデータに変換し、そ
のデータから５つのラッチ回路にて６つの遅延差のある
データを作成する。その６つのデータから前後の階調変
化が１階調であるときを抽出し、その１階調の変化が変
化ポイントを境にして＋変化なのか−変化なのかを検出
して、−変化であるときには変化ポイントの前段に１ビ
ットを補間し、＋変化であるときには変化ポイントの後
段に１ビットを補間する。この補間した１ビットはＤ／
Ａ変換器のＬＳＢに生成され、さらに最終段のラッチ出
力データ８ビットがＤ／Ａ変換器のＭＳＢ〜ＬＳＢ＋１
に供給されて、全９ビットにてＤ／Ａ変換をおこなうと
512階調のアナログに変換できる。これにより図３
（ａ）に示すような従来の１階調の急激な変化ではな
く、（ｂ）に示すような階調変化ポイントの前後に 0.5
階調（８ビット・ 256階調換算として）が生成されるこ
とにより、滑らかな階調の変化が得られ、これにより疑
輪郭の発生が防止できる。

【００２９】尚、本実施例では階調の連続性検出を３ド
ット単位でおこない、補間ビットを１ビット，補間長を
２ビットで行っているが、これに限定しない。

【００３０】

【発明の効果】前述のように本発明によれば、再現画像
が全体的に暗く階調の少い信号が入力された場合におい
ても、疑輪郭の発生を防止することが可能である。

【図面の簡単な説明】

【図１】本発明に係る映像信号処理回路の一実施例を示
すブロック図。

【図２】本発明に係る映像信号処理回路の動作を説明す
るタイミングチャート。

【図３】本発明に係る映像信号処理回路の動作を説明す
るタイミングチャート。

【図４】従来の映像信号処理回路のブロック図。

【符号の説明】

１０…入力端子 １１…Ａ／Ｄ変換器 １２…信号処理部 １３〜１７…第１〜第５のラッチ回路 １８，１９…第１，第２の一致検出回路 ２０…差分検出回路 ２４，２３…第１，第１のシフトレジスタ ２６…Ｄ／Ａ変換器 ２７…出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複合映像信号をアナログ信号から所定ビ
   ットのデジタル信号に変換する第１の変換手段と、 前記第１の変換手段からの映像信号を輝度信号と色差信
   号とに分離する信号処理手段と、 前記信号処理手段からの輝度信号または色差信号の少な
   くとも一方の信号の隣接する２区間における階調の同一
   制を検出する検出手段と、 前記信号処理手段からの輝度信号または色差信号の少な
   くとも一方の信号の前記隣接した２区間の信号の差をと
   る比較手段と、 前記検出手段からの出力と前記比較手段からの比較結果
   により変化ポイントを抽出しその変化ポイントにパルス
   信号を生成させるパルス発生手段と、 前記第１の変換手段の処理ビット数より多いビット数を
   有しデジタル信号をアナログ信号に変換する第２の変換
   手段と、 前記パルス発生手段からのパルス信号を前記第２の変換
   手段の下位ビットに供給する手段と、 を具備したことを特徴とする映像信号処理回路。