JPH05283350A - エピタキシャル半導体ウェーハの製造方法 - Google Patents
エピタキシャル半導体ウェーハの製造方法Info
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- JPH05283350A JPH05283350A JP10607592A JP10607592A JPH05283350A JP H05283350 A JPH05283350 A JP H05283350A JP 10607592 A JP10607592 A JP 10607592A JP 10607592 A JP10607592 A JP 10607592A JP H05283350 A JPH05283350 A JP H05283350A
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Abstract
(57)【要約】
【目的】 エピタキシャル薄膜の欠陥密度の低減化を図
り、高品質シリコンエピタキシャル薄膜を成膜できるエ
ピタキシャル半導体ウェーハの製造方法の提供。 【構成】 ＩＧ処理されたウェーハをシリコン薄膜の気
相成長前に水素を含む雰囲気内で熱処理、例えば１００
０℃で３分以上保持する処理を施すことにより、ウェー
ハ基板からシリコン薄膜の欠陥発生起点を消滅させ、そ
の後気相成長薄膜形成する。 【効果】 薄膜内のエピタキシャル欠陥密度が０．２個
／ｃｍ2以下と、極めて高品質のシリコンエピタキシャ
ル薄膜を成膜できる。
り、高品質シリコンエピタキシャル薄膜を成膜できるエ
ピタキシャル半導体ウェーハの製造方法の提供。 【構成】 ＩＧ処理されたウェーハをシリコン薄膜の気
相成長前に水素を含む雰囲気内で熱処理、例えば１００
０℃で３分以上保持する処理を施すことにより、ウェー
ハ基板からシリコン薄膜の欠陥発生起点を消滅させ、そ
の後気相成長薄膜形成する。 【効果】 薄膜内のエピタキシャル欠陥密度が０．２個
／ｃｍ2以下と、極めて高品質のシリコンエピタキシャ
ル薄膜を成膜できる。
Description
【０００１】
【産業上の利用分野】この発明は、デバイスプロセスに
おいて高信頼性デバイスを可能にした高品質のエピタキ
シャル半導体ウェーハの製造方法に係り、シリコン薄膜
の気相成長前に水素を含む雰囲気内で熱処理して、ウェ
ーハ基板からシリコン薄膜の欠陥発生起点を消滅させ、
高品質シリコンエピタキシャル薄膜を成膜できるエピタ
キシャル半導体ウェーハの製造方法に関する。
おいて高信頼性デバイスを可能にした高品質のエピタキ
シャル半導体ウェーハの製造方法に係り、シリコン薄膜
の気相成長前に水素を含む雰囲気内で熱処理して、ウェ
ーハ基板からシリコン薄膜の欠陥発生起点を消滅させ、
高品質シリコンエピタキシャル薄膜を成膜できるエピタ
キシャル半導体ウェーハの製造方法に関する。
【０００２】
【従来の技術】半導体シリコンウェーハにエピタキシャ
ル薄膜を成長させるプロセスは、通常、気相成長装置で
行われ、以下の如きプロセスからなる。まず、水素ガス
などの不活性ガス雰囲気内で所定の温度域まで昇温し、
引き続き塩化水素を含むガス 等によるエッチングを数
分行い、表面コンタミネーション除去及びウェーハ表面
の活性化を行った後、シラン系ガスを用いてウェーハ表
面にエピタキシャル薄膜を成長させるものである。
ル薄膜を成長させるプロセスは、通常、気相成長装置で
行われ、以下の如きプロセスからなる。まず、水素ガス
などの不活性ガス雰囲気内で所定の温度域まで昇温し、
引き続き塩化水素を含むガス 等によるエッチングを数
分行い、表面コンタミネーション除去及びウェーハ表面
の活性化を行った後、シラン系ガスを用いてウェーハ表
面にエピタキシャル薄膜を成長させるものである。
【０００３】しかし、この塩化水素を含むガス等による
エッチングプロセスでは、表面コンタミネーションの除
去不足、及び結晶引上げ過程ですでに育成された微小欠
陥を完全に消滅させることができず、さらに塩化水素ガ
スの選択エッチング性によりウェーハ表面のピットを増
加させる傾向にある。従って、塩化水素系ガスエッチン
グ後にエピタキシャル薄膜を成長させる際、上記の欠陥
等を起点として薄膜内に積層欠陥、転位などの欠陥を発
生させる。
エッチングプロセスでは、表面コンタミネーションの除
去不足、及び結晶引上げ過程ですでに育成された微小欠
陥を完全に消滅させることができず、さらに塩化水素ガ
スの選択エッチング性によりウェーハ表面のピットを増
加させる傾向にある。従って、塩化水素系ガスエッチン
グ後にエピタキシャル薄膜を成長させる際、上記の欠陥
等を起点として薄膜内に積層欠陥、転位などの欠陥を発
生させる。
【０００４】
【発明が解決しようとする課題】一方、デバイスプロセ
ス工程内での重金属汚染によるデバイス特性の劣化要因
の低減方法としてイントリンシックゲッタリング（以下
ＩＧという）処理を用いることがある。このＩＧ処理
は、１１００℃以上の熱処理により表面近傍数十μｍ程
度の酸素の外方拡散（Ｏｕｔｄｉｆｆｕｓｉｏｎ）を行
い、無欠陥層といわれるデヌーディットゾーン（以下Ｄ
Ｚ層という）を形成させ、引き続いて６００〜８００℃
程度の低温処理により、ＤＺ層以外のバルク内に酸素析
出物を形成させるものであるが、実際にはＤＺ層は無欠
陥ではなく、微小酸素析出物が高密度に存在し、その欠
陥を起点として上述の如くエピタキシャル薄膜に欠陥を
発生させる。
ス工程内での重金属汚染によるデバイス特性の劣化要因
の低減方法としてイントリンシックゲッタリング（以下
ＩＧという）処理を用いることがある。このＩＧ処理
は、１１００℃以上の熱処理により表面近傍数十μｍ程
度の酸素の外方拡散（Ｏｕｔｄｉｆｆｕｓｉｏｎ）を行
い、無欠陥層といわれるデヌーディットゾーン（以下Ｄ
Ｚ層という）を形成させ、引き続いて６００〜８００℃
程度の低温処理により、ＤＺ層以外のバルク内に酸素析
出物を形成させるものであるが、実際にはＤＺ層は無欠
陥ではなく、微小酸素析出物が高密度に存在し、その欠
陥を起点として上述の如くエピタキシャル薄膜に欠陥を
発生させる。
【０００５】かかる欠陥の発生に対して、塩酸ガス濃度
やエッチング温度の管理によりこれを抑制する方法が採
用されてきたが、抜本的な解決には至らなかった。
やエッチング温度の管理によりこれを抑制する方法が採
用されてきたが、抜本的な解決には至らなかった。
【０００６】また、今日の半導体回路素子の微細化及び
高集積化は止まるところを知らず、著しい高密度化が進
み、これに伴いエピタキシャル薄膜の欠陥密度の低減
化、すなわち高品質化の要求は一層厳しくなり、従来の
エピタキシャル薄膜プロセスでは実用上、対応できなく
なりつつある。
高集積化は止まるところを知らず、著しい高密度化が進
み、これに伴いエピタキシャル薄膜の欠陥密度の低減
化、すなわち高品質化の要求は一層厳しくなり、従来の
エピタキシャル薄膜プロセスでは実用上、対応できなく
なりつつある。
【０００７】この発明は、従来のエピタキシャル薄膜プ
ロセスを改良して、エピタキシャル薄膜の欠陥密度の低
減化を図り、高品質シリコンエピタキシャル薄膜を成膜
できるエピタキシャル半導体ウェーハの製造方法の提供
を目的としている。
ロセスを改良して、エピタキシャル薄膜の欠陥密度の低
減化を図り、高品質シリコンエピタキシャル薄膜を成膜
できるエピタキシャル半導体ウェーハの製造方法の提供
を目的としている。
【０００８】
【課題を解決するための手段】この発明は、半導体ウェ
ーハの表面にシリコン薄膜を気相成長させるエピタキシ
ャル半導体ウェーハの製造方法において、イントリンシ
ックゲッタリング能力を付与する処理を受けたウェーハ
に水素を含む雰囲気内で熱処理を施した後、前記ウェー
ハ表面にシリコン薄膜を気相成長させることを特徴とす
るエピタキシャル半導体ウェーハの製造方法である。
ーハの表面にシリコン薄膜を気相成長させるエピタキシ
ャル半導体ウェーハの製造方法において、イントリンシ
ックゲッタリング能力を付与する処理を受けたウェーハ
に水素を含む雰囲気内で熱処理を施した後、前記ウェー
ハ表面にシリコン薄膜を気相成長させることを特徴とす
るエピタキシャル半導体ウェーハの製造方法である。
【０００９】また、この発明は、上記の構成において、
１０００℃以上の温度で３分間以上保持する熱処理条件
を特徴とするエピタキシャル半導体ウェーハの製造方法
である。
１０００℃以上の温度で３分間以上保持する熱処理条件
を特徴とするエピタキシャル半導体ウェーハの製造方法
である。
【００１０】この発明において、水素を含む雰囲気内で
の熱処理条件は、薄膜欠陥密度を０．２個／ｃｍ2以下
とするには１０００℃以上の高温が必要であり、好まし
くは１０００℃〜１２００℃である。また、熱処理時間
は上記の効果を得るには少なくとも３分間以上が必要
で、好ましくは５分〜３０分である。
の熱処理条件は、薄膜欠陥密度を０．２個／ｃｍ2以下
とするには１０００℃以上の高温が必要であり、好まし
くは１０００℃〜１２００℃である。また、熱処理時間
は上記の効果を得るには少なくとも３分間以上が必要
で、好ましくは５分〜３０分である。
【００１１】また、上記の熱処理温度までの昇温速度や
その雰囲気は、通常のエピタキシャルに用いられる条件
でよく、また１０００℃以上の温度に昇温した後、水素
を含む雰囲気内で３分間以上保持されるように設定でき
れば、この発明による熱処理前の状態は問わない。
その雰囲気は、通常のエピタキシャルに用いられる条件
でよく、また１０００℃以上の温度に昇温した後、水素
を含む雰囲気内で３分間以上保持されるように設定でき
れば、この発明による熱処理前の状態は問わない。
【００１２】この発明において、熱処理雰囲気は水素１
００％が望ましいが、Ａｒ、Ｈｅなどの不活性ガスとＨ
2ガスの混合雰囲気でもよい。
００％が望ましいが、Ａｒ、Ｈｅなどの不活性ガスとＨ
2ガスの混合雰囲気でもよい。
【００１３】
【作用】この発明は、半導体シリコンウェーハ上にシリ
コン薄膜を気相成長させるプロセスの前工程として、高
温水素アニール処理を導入することにより、半導体基板
からエピタキシャル薄膜欠陥の発生起点を消滅させるこ
とを特徴としている。
コン薄膜を気相成長させるプロセスの前工程として、高
温水素アニール処理を導入することにより、半導体基板
からエピタキシャル薄膜欠陥の発生起点を消滅させるこ
とを特徴としている。
【００１４】すなわち、シリコン基板内の微小欠陥及び
ＩＧプロセスにより作成した半導体ウェーハにおける、
ＤＺ層内の微小酸素析出物を水素による還元作用によ
り、縮小または消滅させることにより、シリコン基板表
面近傍を無欠陥にすることで、欠陥密度が０．１個／ｃ
ｍ2以下の高品質エピタキシャル薄膜を形成可能にした
ものである。
ＩＧプロセスにより作成した半導体ウェーハにおける、
ＤＺ層内の微小酸素析出物を水素による還元作用によ
り、縮小または消滅させることにより、シリコン基板表
面近傍を無欠陥にすることで、欠陥密度が０．１個／ｃ
ｍ2以下の高品質エピタキシャル薄膜を形成可能にした
ものである。
【００１５】
【実施例】実施例１ ＣＺ法による単結晶シリコンウェーハを用いて、鏡面仕
上げを施し、さらに水素１００％雰囲気で、８００℃、
４時間の昇温過程の後、窒素雰囲気中で、１０００℃、
１６時間の熱処理を行い、故意に酸素析出物を生成させ
た。さらに、酸素析出物が露出するように鏡面研摩にて
表面を仕上げた。その後、断面ＴＥＭにて試験ウェーハ
の表面近傍の状態を観察した。観察結果を模式的に図１
のＡに示す如く、ウェーハ１表面に酸素析出物２や転位
などの欠陥が露出していることを確認した。
上げを施し、さらに水素１００％雰囲気で、８００℃、
４時間の昇温過程の後、窒素雰囲気中で、１０００℃、
１６時間の熱処理を行い、故意に酸素析出物を生成させ
た。さらに、酸素析出物が露出するように鏡面研摩にて
表面を仕上げた。その後、断面ＴＥＭにて試験ウェーハ
の表面近傍の状態を観察した。観察結果を模式的に図１
のＡに示す如く、ウェーハ１表面に酸素析出物２や転位
などの欠陥が露出していることを確認した。
【００１６】上記の試験ウェーハを用いて、気相成長装
置内を水素１００％雰囲気となし、１１５０℃、３０分
間のこの発明による熱処理を行った。その後、断面ＴＥ
Ｍにて試験ウェーハの表面近傍の状態を観察した結果、
図１のＢに模式的に示す如く、この発明による熱処理を
行った試験ウェーハは、表面から約４μｍ程度まで完全
に酸素析出物、転位などの欠陥を消滅させていることを
確認した。
置内を水素１００％雰囲気となし、１１５０℃、３０分
間のこの発明による熱処理を行った。その後、断面ＴＥ
Ｍにて試験ウェーハの表面近傍の状態を観察した結果、
図１のＢに模式的に示す如く、この発明による熱処理を
行った試験ウェーハは、表面から約４μｍ程度まで完全
に酸素析出物、転位などの欠陥を消滅させていることを
確認した。
【００１７】次に、上記の欠陥を露出させた試験ウェー
ハを用いて、熱処理雰囲気をＡｒ、Ｏ2、Ｎ2の他ガスに
置換して１１５０℃、３０分間の熱処理をそれぞれ行っ
た。同様に断面ＴＥＭにて試験ウェーハの表面近傍の状
態を観察した結果、熱解離が僅かに認められるものの、
欠陥を完全消滅させることはできなかった。
ハを用いて、熱処理雰囲気をＡｒ、Ｏ2、Ｎ2の他ガスに
置換して１１５０℃、３０分間の熱処理をそれぞれ行っ
た。同様に断面ＴＥＭにて試験ウェーハの表面近傍の状
態を観察した結果、熱解離が僅かに認められるものの、
欠陥を完全消滅させることはできなかった。
【００１８】従って、この発明による水素雰囲気中での
高温熱処理が、微小欠陥の熱解離作用のほかに、還元作
用による微小欠陥の縮小、消滅を促進することが分か
る。
高温熱処理が、微小欠陥の熱解離作用のほかに、還元作
用による微小欠陥の縮小、消滅を促進することが分か
る。
【００１９】実施例２ エピタキシャル薄膜欠陥密度が約５個／ｃｍ2となるよ
うに、事前にＩＧ処理した試験ウェーハを作製した。こ
の試験ウェーハを用いて、気相成長装置内を水素１００
％雰囲となし、処理温度を８００℃、９００℃、１００
０℃、１１００℃、１２００℃と種々温度で、それぞれ
５分間の熱処理を行った。
うに、事前にＩＧ処理した試験ウェーハを作製した。こ
の試験ウェーハを用いて、気相成長装置内を水素１００
％雰囲となし、処理温度を８００℃、９００℃、１００
０℃、１１００℃、１２００℃と種々温度で、それぞれ
５分間の熱処理を行った。
【００２０】その後引き続いて、塩化水素ガスでウェー
ハエッチングし、さらにトリクロロシランガスにて気相
成長薄膜形成を行った。得られたエピタキシャルウェー
ハをライトエッチング（Ｗｒｉｇｈｔ Ｅｔｃｈｉｎ
ｇ）にて選択エッチングをおこない、光学顕微鏡にて薄
膜内のエピタキシャル欠陥密度を測定した。
ハエッチングし、さらにトリクロロシランガスにて気相
成長薄膜形成を行った。得られたエピタキシャルウェー
ハをライトエッチング（Ｗｒｉｇｈｔ Ｅｔｃｈｉｎ
ｇ）にて選択エッチングをおこない、光学顕微鏡にて薄
膜内のエピタキシャル欠陥密度を測定した。
【００２１】この発明による水素雰囲気中での高温熱処
理の温度依存性を調べ、図２に処理温度と薄膜内のエピ
タキシャル欠陥密度との関係で示す。すなわち、同一処
理時間内では、処理温度が高温であるほど、欠陥抑制効
果が高いことが分かる。
理の温度依存性を調べ、図２に処理温度と薄膜内のエピ
タキシャル欠陥密度との関係で示す。すなわち、同一処
理時間内では、処理温度が高温であるほど、欠陥抑制効
果が高いことが分かる。
【００２２】次に、処理温度を１０００℃として、処理
時間を種々変化させてこの発明による水素雰囲気中での
高温熱処理を行い、薄膜形成を行った後、薄膜内のエピ
タキシャル欠陥密度を測定した。図３に処理時間と薄膜
内のエピタキシャル欠陥密度との関係で示す如く、同一
処理温度では、処理時間が長いほど、欠陥抑制効果が高
いことが分かる。
時間を種々変化させてこの発明による水素雰囲気中での
高温熱処理を行い、薄膜形成を行った後、薄膜内のエピ
タキシャル欠陥密度を測定した。図３に処理時間と薄膜
内のエピタキシャル欠陥密度との関係で示す如く、同一
処理温度では、処理時間が長いほど、欠陥抑制効果が高
いことが分かる。
【００２３】すなわち、この発明による水素雰囲気中で
の高温熱処理は、１０００℃で３分以上、好ましくは５
分以上の処理により、ウェーハの表面近傍の微小欠陥を
縮小消滅させ、高品質のエピタキシャル薄膜が得られる
ことが分かる。
の高温熱処理は、１０００℃で３分以上、好ましくは５
分以上の処理により、ウェーハの表面近傍の微小欠陥を
縮小消滅させ、高品質のエピタキシャル薄膜が得られる
ことが分かる。
【００２４】
【発明の効果】この発明は、ＩＧ処理されたウェーハを
シリコン薄膜の気相成長前に水素を含む雰囲気内で熱処
理、例えば１０００℃で３分以上保持する処理を施すこ
とにより、ウェーハ基板からシリコン薄膜の欠陥発生起
点を消滅させることができるため、その後の気相成長薄
膜形成にて薄膜内のエピタキシャル欠陥密度が０．２個
／ｃｍ2以下と、極めて高品質のシリコンエピタキシャ
ル薄膜を成膜できる。
シリコン薄膜の気相成長前に水素を含む雰囲気内で熱処
理、例えば１０００℃で３分以上保持する処理を施すこ
とにより、ウェーハ基板からシリコン薄膜の欠陥発生起
点を消滅させることができるため、その後の気相成長薄
膜形成にて薄膜内のエピタキシャル欠陥密度が０．２個
／ｃｍ2以下と、極めて高品質のシリコンエピタキシャ
ル薄膜を成膜できる。
【図１】断面ＴＥＭにて試験ウェーハの表面近傍の状態
を観察した結果を模式的に示す説明図であり、Ａはこの
発明の熱処理前、Ｂはこの発明の熱処理後の状態を示
す。
を観察した結果を模式的に示す説明図であり、Ａはこの
発明の熱処理前、Ｂはこの発明の熱処理後の状態を示
す。
【図２】処理温度と薄膜内欠陥密度との関係を示すグラ
フである。
フである。
【図３】処理時間と薄膜内欠陥密度との関係を示すグラ
フである。
フである。
１ ウェーハ ２ 酸素析出物
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【実施例】実施例１ ＣＺ法による単結晶シリコンウェーハを用いて、鏡面仕
上げを施し、さらに窒素１００％雰囲気で、８００℃、
４時間の熱処理の後、窒素雰囲気中で、１０００℃、１
６時間の熱処理を行い、故意に酸素析出物を生成させ
た。さらに、酸素析出物が露出するように鏡面研摩にて
表面を仕上げた。その後、断面ＴＥＭにて試験ウェーハ
の表面近傍の状態を観察した。観察結果を模式的に図１
のＡに示す如く、ウェーハ１表面に酸素析出物２や転位
などの欠陥が露出していることを確認した。
上げを施し、さらに窒素１００％雰囲気で、８００℃、
４時間の熱処理の後、窒素雰囲気中で、１０００℃、１
６時間の熱処理を行い、故意に酸素析出物を生成させ
た。さらに、酸素析出物が露出するように鏡面研摩にて
表面を仕上げた。その後、断面ＴＥＭにて試験ウェーハ
の表面近傍の状態を観察した。観察結果を模式的に図１
のＡに示す如く、ウェーハ１表面に酸素析出物２や転位
などの欠陥が露出していることを確認した。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】実施例２ エピタキシャル薄膜欠陥密度が約１個／ｃｍ2となるよ
うに、事前にＩＧ処理した試験ウェーハを作製した。こ
の試験ウェーハを用いて、気相成長装置内を水素１００
％雰囲となし、処理温度を８００℃、９００℃、１００
０℃、１１００℃、１２００℃と種々温度で、それぞれ
５分間の熱処理を行った。
うに、事前にＩＧ処理した試験ウェーハを作製した。こ
の試験ウェーハを用いて、気相成長装置内を水素１００
％雰囲となし、処理温度を８００℃、９００℃、１００
０℃、１１００℃、１２００℃と種々温度で、それぞれ
５分間の熱処理を行った。
Claims (2)
- 【請求項１】 半導体ウェーハの表面にシリコン薄膜を
気相成長させるエピタキシャル半導体ウェーハの製造方
法において、イントリンシックゲッタリング能力を付与
する処理を受けたウェーハに水素を含む雰囲気内で熱処
理を施した後、前記ウェーハ表面にシリコン薄膜を気相
成長させることを特徴とするエピタキシャル半導体ウェ
ーハの製造方法。 - 【請求項２】 １０００℃以上の温度で３分間以上保持
する熱処理条件を特徴とする請求項１記載のエピタキシ
ャル半導体ウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10607592A JPH05283350A (ja) | 1992-03-30 | 1992-03-30 | エピタキシャル半導体ウェーハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10607592A JPH05283350A (ja) | 1992-03-30 | 1992-03-30 | エピタキシャル半導体ウェーハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283350A true JPH05283350A (ja) | 1993-10-29 |
Family
ID=14424480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10607592A Pending JPH05283350A (ja) | 1992-03-30 | 1992-03-30 | エピタキシャル半導体ウェーハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283350A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014783A1 (fr) * | 1998-09-07 | 2000-03-16 | Shin-Etsu Handotai Co., Ltd. | Tranche epitaxiale et son procede de fabrication |
| US6548886B1 (en) | 1998-05-01 | 2003-04-15 | Wacker Nsce Corporation | Silicon semiconductor wafer and method for producing the same |
-
1992
- 1992-03-30 JP JP10607592A patent/JPH05283350A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548886B1 (en) | 1998-05-01 | 2003-04-15 | Wacker Nsce Corporation | Silicon semiconductor wafer and method for producing the same |
| WO2000014783A1 (fr) * | 1998-09-07 | 2000-03-16 | Shin-Etsu Handotai Co., Ltd. | Tranche epitaxiale et son procede de fabrication |
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